Intel apuesta por apilar transistores como rascacielos y no por hacerlos más pequeños: EUV High-NA no será tan importante

El máximo responsable de Intel Foundry Services ha dejado claro que, aunque la litografía EUV de alta apertura numérica, conocida como High-NA, seguirá teniendo su espacio en el futuro, no jugará un papel tan central como lo hizo la EUV convencional en la transición hacia los 7 nanómetros e inferiores. El sector se está inclinando hacia arquitecturas más tridimensionales y técnicas de grabado lateral, alejándose del modelo clásico basado únicamente en apretar los transistores en una única capa a base de mejoras en la litografía de manera directa. Por ello, Intel cree que EUV High-NA no será tan importante como cabría esperar, lo cual es un problema para ASML.

Este cambio de rumbo llega en un momento en el que toda la industria del silicio y la litografía está empezando a buscar nuevas formas de optimizar el espacio más allá del plano horizontal. Aunque ASML continúa impulsando la adopción del High-NA EUV, Intel lanza un mensaje claro tras tener sus primeros chips fabricados con sus escáneres

Intel no le da tanta importancia a EUV High-NA: el apilamiento vertical de los transistores es el futuro inmediato

Y es que ese futuro no se reduce a repetir litografías más precisas, o simplemente a reducir el transistor, la Gate y la distancia entre ellos, sino a combinar materiales, apilar obleas y utilizar grabado selectivo de forma más estratégica. El máximo responsable de Intel en litografía lanzó una serie de argumentos en una entrevista que conviene saber y tener en cuenta:

“No me malinterprete, High-NA sigue siendo necesario y bastante. Más allá de la EUV, seguirá teniendo uso. ¿Será tan crítico como lo fue la EUV en torno a los siete nanómetros? Eso es menos probable.”

Lo que se perfila es un modelo de integración vertical dentro de los chips. En lugar de buscar densidad solo en el plano, el enfoque se amplía a construir hacia arriba, lo que cambia por completo la forma en que se diseñan y fabrican los semiconductores. Para explicarlo, el directivo usa una metáfora urbana bastante visual:

“En lugar de tener un suburbio, estamos construyendo rascacielos.”

Este enfoque afecta directamente a cómo se utilizan las herramientas de fabricación. Cuando se emplean diseños en transistores tipo GAA, envolver físicamente las Gates desde todos los lados obliga a modificar cómo se graba el chip. La litografía es excelente para definir detalles minúsculos, pero no está pensada para eliminar material en los laterales, y esto es un problema que están abordando.

Tecnologías clave para lograr el apilamiento vertical de transistores con GAA y CFET

Según el mandatario de Intel, ahí es donde entran actores como Lam Research o ENF, con tecnologías de etching cada vez más precisas. Su rol se vuelve esencial en este nuevo paradigma donde ya no solo importa reducir el tamaño de cada elemento de un chip, sino también cómo se manipulan lateralmente. La litografía sigue siendo importante, pero su protagonismo se diluye frente a técnicas que permiten avanzar en múltiples direcciones.

En concreto, el dirigente de los azules habla de apretar la litografía no en una dirección, sino en dos: horizontal y vertical, al mismo tiempo. Esto no significa que Intel dé la espalda a EUV High-NA. Lo considera crucial para ciertas etapas del proceso, pero dentro de una estrategia más variada. El número de pasadas de litografía irá perdiendo peso conforme se alcancen límites técnicos, y será sustituido por combinaciones de técnicas de grabado más avanzadas y específicas:

“Habrá un punto de inflexión, o mejor dicho, un punto de saturación, en el que quizás no confiemos tanto en el número de pasadas de litografía (patrones), sino que pasemos a más etching, más etching lateral, más de esas combinaciones.”

Por lo tanto, a ASML se le complica un poco todo. Esto, en gran parte, lo tratamos cuando Imec presentó las novedades de los transistores para todos los diseñadores a nivel mundial, así como para fabricantes, con vistas a los transistores atómicos. Si las CPU llevan años tratando de mejorar en la implementación vertical, como AMD con sus Ryzen X3D con distintas adaptaciones de la caché vertical, esto mismo será usado en los transistores, donde tecnologías como BSDPN son claves.

Por tanto, los saltos litográficos se alargarán en el tiempo, o lo que es igual, las mejoras aquí se extenderán más años entre salto y salto, donde optimizar la inclusión vertical de estos transistores, sea en NanoSheet o en capas de ellos, es el futuro más inmediato, y será igualmente complicado.