Destroza dos Ryzen 7 9800X3D y arranca los CCD para mostrar la 3D V-Cache 2.0 de AMD y TSMC

Hay gente que está dispuesta a todo y que parece que, o bien le sobra el dinero, o bien, AMD les suministra muestras de ingeniería en cantidad. Y es que desde China se han mostrado las primeras imágenes reales de un CCD perteneciente a un Ryzen 7 9800X3D, donde se ve perfectamente la matriz de los núcleos y la SRAM a modo de 3D V-Cache 2.0. Además, AMD responde a ciertas preguntas interesantes sobre dicho apilamiento vertical.

Vamos a ir en primer lugar con las preguntas y respuestas de AMD y luego nos meteremos de lleno en el delid y en sus imágenes para analizarlas brevemente, ya que en la teoría todo está dicho, ahora queda por ver si la práctica es así y si podemos desvelar alguna novedad que no se haya dicho.

AMD responde a las preguntas sobre su nueva caché vertical inferior

Las preguntas solo fueron enfocadas a saber algunos detalles más sobre esta caché vertical de segunda generación, y como era de esperar, la evolución de la misma es un gran paso adelante por el sistema Copper-to-Copper de TSMC con Hybrid Bonding.

Al ser preguntados sobre si el ancho de banda entre la matriz SRAM y el CCD sigue siendo de 2,5 TB/s, los rojos contestaron que es similar a la generación anterior y aumenta con la frecuencia de los Cores. Realmente no tiene por qué haber una mejora aquí, puesto que la velocidad de la L3 es la misma entre ambas matrices y ya vimos que el ancho de banda en la L3 apenas se ha mejorado de los Ryzen 7000 a los Ryzen 9000 clock por clock.

Lógicamente, es mayor en el 9800X3D que en el 7800X3D, pero esto también viene especificado, como bien dice AMD, por la frecuencia de los cores, que es mayor en esta nueva CPU. Y dicho esto, llega algo importante, porque la siguiente pregunta fue si había algún beneficio extra al colocar la SRAM debajo del CCD.

AMD respondió que aparte del beneficio térmico (que comentamos largo y tendido) el área adicional ahora permite una mejor distribución de la energía.

Se entiende perfectamente si leísteis el artículo sobre este tema, ya que ahora toda el área de la SRAM tiene TSV, y la conexión de las mismas no solo se hace para la L3, sino que entrega la energía desde el sustrato a través de dichas TSV por todos los puntos de la misma, siendo de especial importancia los laterales del CCD, que tienen un diseño distinto para adaptarse a la arquitectura de núcleo en concreto.

A este respecto, la última pregunta era pertinente, y lógica su respuesta: ¿se revelará el tamaño de la memoria caché en la matriz SRAM? Obviamente, la contestación fue que tiene aproximadamente el mismo tamaño que la que incluye el CCD.

El Ryzen 7 9800X3D desvela cómo son realmente sus dos matrices gracias a un delid y al arrancar su CCD

De las preguntas/respuestas pasamos a cosas que a los más sensibles les dolerá, mientras que a los más curiosos seguramente lo disfruten. Y es que un youtuber chino ha cogido lo que parecen dos ES de Ryzen 7 9800X3D, les ha hecho delid "de aquella manera", y no contento, a desoldado también los CCD a ambos, inclusive un 7800X3D para comparar las 3D V-Cache entre ambos, primera generación y segunda generación.

Lo que vemos abajo en el slide es, en primer lugar, el CCD tradicional, con sus L3 central y los núcleos a cada lado. En la siguiente imagen, vemos la SRAM en color dorado, la cual revela su estructura, muy interesante de analizar.

Sabiendo que AMD ha usado SoIC de TSMC con el nuevo sistema de Hybrid Bonding, que últimamente no paramos de hablar de ello porque es el futuro más inmediato, y ya está aquí, podemos decir que el sistema CtC es interesante.

En el diseño de AMD para los Ryzen 9000X3D con 3D V-Cache 2.0, la interconexión entre las cachés L3 en la matriz CCD y la V-Cache se organiza con una estrategia de interconexión segmentada y direccionamiento específico que toma en cuenta la diferencia de tamaño y disposición de ambas cachés. Este sistema permite que las operaciones de caché se mantengan eficientes a pesar de las diferencias entre las capas.

Segmentación de la SRAM y mapeo de la L3

Según lo que se ve en el vídeo y en las imágenes, cada sección de la L3 en el CCD está "mapeada" para conectarse con su contraparte en el 3D V-Cache. Aunque la 3D V-Cache 2.0 de este Ryzen 7 9800X3D añade un tamaño de caché adicional considerable en la matriz SRAM, está dividida en bloques que se alinean con las secciones correspondientes de la L3 en el CCD. Esto significa que no toda la caché del 3D V-Cache se utiliza de una sola vez, sino que está mapeada y direccionada para extender las partes de la L3 en el CCD principal.

Interconexión vertical controlada

Dado que las áreas y tamaños no son iguales, AMD emplea un sistema de interconexión controlado a nivel de controlador de caché para redirigir las solicitudes de esta memoria de forma que utilicen el bloque de 3D V-Cache adecuado, dependiendo de la sección de la L3 en el CCD. Esto lo veremos en el último punto en detalle.

Esto permite un direccionamiento específico y reduce la latencia asociada a la búsqueda de datos en un volumen de caché mucho mayor. Esto se aprecia mejor en la imagen donde se ve perfectamente la SRAM en "dorado" y su disposición interna.

Una estructura para un ancho de banda adaptativo

Es, posiblemente, otro de los secretos mejor guardados de esta 3D V-Cache 2.0 dentro del Ryzen 7 9800X3D. Según lo que vemos en la matriz SRAM, AMD también ha ajustado el ancho de banda de la interconexión entre el CCD y el V-Cache para equilibrar las diferencias en tamaño y disposición.

Al tener un diseño de conexión directa Cu-to-Cu con canales de ancho de banda escalable, AMD puede distribuir la carga de forma que ciertas partes de la L3 en el CCD tengan más acceso prioritario a segmentos específicos del V-Cache. Esto ayuda a evitar cuellos de botella y mantiene el rendimiento de la caché alto. Todo mediante TSV por supuesto.

Esto nos deja una estructura inteligente donde cada bloque de L3 es accesible de manera inteligente, pero para conseguirlo, tenemos que hablar del cuarto punto.

Un controlador inteligente y protocolos de coherencia para la L3

Finalmente, el controlador de caché en el CCD está diseñado para gestionar la coherencia entre la caché L3 original y la 3D V-Cache 2.0. Estos controladores son capaces de interpretar las diferencias de tamaño y reubicar datos de una forma coherente, asegurando que las solicitudes de datos no se retrasen por la diferencia de tamaño entre las matrices.

Para que se entienda de forma más simple, AMD maneja las diferencias de tamaño y disposición mediante un mapeo segmentado, interconexión vertical específica y controladores avanzados que permiten acceder a la memoria adicional en la 3D V-Cache 2.0 del Ryzen 7 9800X3D como una extensión coherente y de alto rendimiento de la L3 original.

Es un sistema nuevo y originado a partir del rediseño en bloques de la L3 del CCD y su interconexión interna, que curiosamente, Intel parece usar también en los Core Ultra 200S, aunque de manera distinta al tener dos tipos de núcleos y un Ringbus con velocidad única de tipo 1 Step, lo que genera problemas que AMD no tiene, pero que podría ser una ventaja si decidiese optar por una L3 vertical como su gran rival.

Como vemos, el trabajo de AMD con esta 3D V-Cache 2.0 para el Ryzen 7 9800X3D no es simplemente colocar una matriz debajo cobre contra cobre, sino que tiene un diseño inicial bien pensado y una SRAM muy trabajada, que, en este caso, ocupa todo el área del CCD.