Así es la 3D V-Cache 2.0 de AMD para los Ryzen 9000X3D: SRAM completa, TSV, gestión de energía/datos y grosor

La principal novedad que traerán los nuevos Ryzen 9000X3D es la denominada 3D V-Cache 2.0, una mejora sustancial de lo que AMD introdujo en la serie anterior, y en la primera versión con los Ryzen 5000X3D. Ahora, AMD nos cuenta un poco más acerca de esta nueva caché vertical que, como ya vimos en la patente de Zen 6 y Zen 7, es una mejora clara de cara a la temperatura y frecuencias, pero, ¿cómo hacen para enviar los datos y la energía a través de la SRAM?

Partiendo de la base de que AMD y TSMC usan SoIC en esta tecnología con Hybrid Bonding 3D mediante TSV en su primera generación, y que la SRAM estaba colocada hasta ahora encima del CCD, ¿cómo hacen para transmitir sabiendo que ahora es al contrario?

AMD 3D V-Cache 2.0: un diseño mucho más optimizado e inteligente

AMD ha mostrado desde un GIF básico hasta dar una declaración bastante pormenorizada de cómo han interconectado las matrices. Aunque no son del todo claros en ciertos aspectos, sí que dejan entrever cómo han jugado esta nueva baza con TSMC según lo comentado en una entrevista a GamerNexus:

Realmente, fue el silicio estructural sobre el núcleo lo que actuó como una barrera. En el original (3D V-Cache 1.0), era el die del núcleo el que era delgado. Lo adelgazaron a, creo, 20 micrones o algo así. Si lo piensas, todo el calor que generan los núcleos está en esa capa de 20 micrones antes de llegar a esa capa de óxido de la que hablaba Josh. Así que lo que vimos fue que el calor se disipaba lateralmente porque no podía ir verticalmente. Debido a eso, se acumulaba. Ahora, la capa inferior más delgada es el X3D (SRAM) y el CCD Core es en realidad mucho más grueso. Creo que eso ayuda mucho con la disipación de calor.

Cada capa que el CCD tenía que atravesar para sacar el calor hacia el IHS fue un problema, y simplemente había más capas. Debido a la forma en que tienes que ensamblar el packaging, incluso encima de la SRAM hay una oblea portadora que es solo silicio muerto encima. Ese no es un buen conductor. El calor atraviesa todas esas capas, luego atraviesa el indio y luego el IHS.

Eran capas estructurales de unión que tuvieron que poner por razones de estabilidad y para ayudar a adherirlo. En el paquete original necesitaban 3 y había un grosor seguro "estándar" para esas capas. Cuando miras la pila de packaging, esas son algunas de las mayores aislantes, por lo que causaban muchos problemas.

Trabajamos con TSMC en cuánto podíamos reducir esa capa de óxido y en lo que podíamos hacer para hacerlas menos aislantes. Lo prototipamos con algunos Zen 4 X3D, pero tomamos esos aprendizajes y los aplicamos a la nueva pila. Hay muchas menos, lo cual es lo mejor, y las que tenemos fueron optimizadas para impactar menos en la temperatura.

Una matriz de tamaño completo, ¿con laterales vacíos?

El GIF de AMD muestra una matriz de tamaño completo, es decir, la SRAM de 64 MB ocupa el mismo tamaño que el CCD, son dos matrices de la misma área total, pero entonces, ¿toda la matriz X3D para la SRAM es memoria caché como tal?

No, solo una parte. El diseño de la L3 del CCD por parte de AMD con muchas menos TSV según las imágenes que vimos con microscopio muestran que el número de interconexiones bajó, y mucho. El porqué es simple: el resto de la matriz X3D está "vacía". Y por vacío nos referimos a que solo tiene TSV.

Esta es la explicación de cómo AMD lleva los datos y energía desde el PCB hasta el CCD pasando por la SRAM: usan las TSV en los laterales hacia los núcleos, y por ello la L3 como tal tiene muy pocas conexiones, porque todo les llega a izquierda y derecha de la matriz, de manera que dicha L3 del CCD solo tiene que conectarse para transmitir datos con la SRAM, puesto que la propia matriz ya es alimentada desde el sustrato.

Esto se aprecia perfectamente en la imagen superior, donde AMD escenifica ambas matrices y vemos que la inferior, la que porta la SRAM, tiene TSV al completo por toda su superficie. Esto concuerda a la perfección con la patente de Zen 6 / Zen 7, donde AMD ha fijado hoy el primer paso para llevar BSDPN entre matrices gracias a los futuros transistores GAA de TSMC.

Lo curioso del caso es que la disposición simétrica de cada Core en el CCD para con las TSV hace referencia a la conexión en los perfiles de la matriz, es decir, las TSV se interconectan en los vectores de registro, FADD + FMAC y los programadores de ejecución. Y fuera de los núcleos también hay conexiones, en concreto, con el SMU, el Debug y el IFOP. Un diseño realmente inteligente que le va a dar a AMD unos frutos increíbles y que sienta las bases de las futuras CPU gaming, que, si nada lo remedia, seguirán dominando este sector visto lo visto.