Intel y TSMC adelantan algunas novedades de sus futuros procesos litográficos de vanguardia N2 e Intel 18A antes del IEDM 2024

El IEDM se acerca, y con él veremos las novedades que tienen que presentar tanto Intel como TSMC dentro de lo que son sus nodos de vanguardia de cara al año que viene y 2026. Con Samsung bastante KO con SF2+, la reunión tratará sobre los dos grandes, en concreto sobre TSMC N2 e Intel 18A, donde en dicho IEDM mostrarán las últimas actualizaciones y mejoras, algunas de las cuales han dejado ahora a modo de preview.

TSMC parece que es la que va a presentar más novedades de su nuevo proceso litográfico, el cual deja atrás FinFET para adentrarse en GAA como tal. Puesto que Intel tiene muy avanzado Intel 18A, las notas de esta preview son menores, pero no por ello menos importantes.

TSMC N2 en el IEDM, un paseo por la integración 3DIC

Como ya presentó TSMC, este N2 supondrán una ganancia del 15% en rendimiento, una reducción del consumo de energía del 30% y una densidad superior del 15%. Es lo esperable, es lo que reclaman sus clientes, los cuales ven cómo el consumo es el mayor problema a tratar, y si no que se lo digan a NVIDIA y sus GB200, donde los servers van con refrigeración líquida para las GPU por el increíble consumo general.

¿Qué perlas ha dejado TSMC en esta preview del N2? Pues una sección transversal de cómo irá interconectado dicho nodo (imagen superior).

Lo que vemos es una RDL de cobre en la parte superior de la imagen, con una redistribución menor, un mejor rendimiento, un CPI más robusto y una densidad die to die mejorada para lograr una integración 3D entre IC de tipo seamless (Integración Tridimensional de Circuitos Integrados "sin costuras"), que viene a ser una manera más limpia de lograr el apilamiento vertical.

Llega el debut de SHP-MiM con estos nuevos 2 nm

Más abajo tenemos la densidad del sistema SHP-MiM (Super-High-Performance Metal-Insulator-Metal), el cual debuta en este nodo y es una de sus principales ventajas frente al N3 original cpm MiM-HK, el cual se muestra en la imagen inferior.

Unido al RDL de cobre logra que los condensadores de los circuitos integrados en dicho componente de cobre almacenen una carga eléctrica temporalmente en una mayor área.

¿Qué implica esto para un transistor o IC? Pues que como tienen más carga almacenada pueden llegar a más MHz, y además, con esa elevación de carga se reduce el consumo de energía al evitar otra carga en menor tiempo debido a su mayor densidad. Además, como el área es más grande, esto aporta estabilidad al transistor.

El siguiente punto habla de MoL, o MEOL, la interconexión media para abreviar y el BEOL que es el back-end del transistor. TSMC dice en el documento del IEDM que su N2 tendrá otra capa ahí RDL de cobre para poder colocar de forma flexible el MEOL y el BEOL con menor resistencia para entrada y salida de línea, es decir, datos y energía. Se reduce para ello el RC en un 20% y se mejora el paso para las TSV. Por último, el diseño de TSMC para el N2, que no incluirá en esta ocasión BSDPN hasta sus versiones más avanzadas en 2026, está en la parte inferior e incluirá mejoras e innovaciones NanoFlex, de las cuales no han desvelado nada.

Por último, el informa afirma que TSMC presentará una especie de "macro SRAM" con una densidad récord mundial de 38 Mb/mm2, muy interesante sin duda.

Intel se centrará en explicar las Gate de 6 nm e inferiores para CMOS de Intel 18A en el IEDM

Es lógico, sobre todo cuando tienes prácticamente todo explicado y detallado de su proceso litográfico. El artículo tiene por nombre Silicon RibbonFET CMOS at 6nm Gate Length, y explica cómo utiliza en Intel 20A, pero sobre todo Intel 18A las Gates para los transistores con un tamaño de 6 nm de longitud para el diseño CMOS, con NMOS y PMOS obviamente.

De hecho, la gráfica muestra las mejoras según se escala. Dado que Intel usará una mejora de sus RibbonFET en Intel 18A, menor eso sí, de ahí estas novedades, es interesante saber que los transistores que construyen, con su Gate obviamente, logran en esos 6 nm un control del flujo de energía mejorado en tan poco espacio.

Además, según los azules, la mejora en Intel 18A no compromete el rendimiento del transistor ni se ve negativamente afectado de ninguna manera. De hecho, argumentan un CPP (Contact Poly Pitch) de solo 45 nm entre Gate de los transistores. O lo que es igual, entre transistor y transistor habrá 45 nm de distancia. Esto es clave para aumentar la densidad, sobre todo en SRAM, donde es más complejo escalar, porque en lógica el camino, sin ser tan brillante como en el pasado, es prometedor.

Toda esta explicación es importante para entender la gráfica de arriba, ya que por un lado tenemos en el eje vertical el DIBL (Drain-Induced Barrier Lowering), mientras que por el otro el espesor del silicio en nanómetros, o Tsi (nm). Para hacerlo más comprensible y fácil de entender, el DIBL expresa la diferencia de voltaje entre el drenaje de la Gate y la entrada de la energía en el transistor.

El problema del Barrier Lowering y cómo un transistor apagado puede seguir transmitiendo energía

Si la distancia entre ellos baja por esa diferencia de voltaje se puede producir Barrier Lowering, es decir, que aunque el transistor esté en CERO, es decir, apagado, la energía podría seguir corriendo por él, algo que no interesa obviamente.

A menor Tsi, es decir, menor espesor del silicio entre las Gate del transistor, también llamada como el canal del transistor por cómo fluye la energía, requiere un perfeccionamiento mucho mayor por parte del diseñador, en este caso Intel, que es lo que demostrarán en el IEDM con su Intel 18A en unos meses.

Cuanto más se puede reducir el Tsi también se reduce el DIBL, logrando mayor estabilidad. Esto aplicado a los PMOS y NMOS, es decir transistores MOSFET positivos y negativos, implica que hay dos efectos distintos conforme el Tsi se reduce, y eso se aprecia muy bien en la gráfica. El efecto DIBL es mayor en PMOS que en NMOS para el mismo Tsi, por lo que hay todavía una diferencia en los electrones cuando pasan por uno u otro tipo de transistor.

Aunque también es cierto que normalmente el rendimiento de PMOS a mismo Tsi suele ser peor que NMOS a lo largo de los procesos litográficos, podemos decir que es común, nada preocupante en este Intel 18A, pero muy interesante de ver en escalabilidad en una gráfica tan simple.

De hecho, Intel ha conseguido llevar el Tsi hasta los 1,5 nm, lo cual es una auténtica locura, porque implica estar por debajo del tamaño del transistor per sé. Por tanto, Intel 18A, así como TSMC N2, apuntan maneras en el IEDM, el cual se celebrará en diciembre, y ahí seguiremos tirando del hilo que hoy hemos enhebrado, hasta entonces, calma, la guerra está en todo lo alto entre ambos.