Así se calcula ahora la velocidad de los IMC y memoria RAM DDR5 de las CPU Intel Core Ultra 200S con el nuevo Ringbus, NGU y D2D, ¿qué ha cambiado?

Dados los pequeños cambios que se han introducido en PC con la llegada de Arrow Lake-S y la arquitectura general de procesadores MCM en base a Tiles, hay que tener en cuenta que en cuanto a memoria hay bastantes cambios como vimos en el artículo correspondiente. Sin embargo, hay algunas cosas que hay que tener en cuenta a la hora de comprender cómo funciona la velocidad de los IMC, en plural, y de la RAM, porque el cálculo con los Gear 2 y Gear 4 ha variado debido a la cantidad de buses y granularidad de las frecuencias, así como los ratios a aplicar en estos Core Ultra 200S.

El SoC Tile de Arrow Lake es una adaptación de lo que vimos en Meteor Lake, un concepto muy similar realmente, mejorado eso sí, pero que funciona similar, solo que con las tecnologías que mencionamos como Flex, FMA o Dynamic Memory Boost mejoradas. No entraremos aquí en ello, pues ya está hablado, pero sí en todo lo que tiene que ver con los cálculos de las frecuencias y Gear, lo que ayudará a entender qué está fallando en un overclock a la DDR5. Para ello, usaremos la guía de SkatterBencher enfocada al overclock de la memoria, el cual lo muestra todo muy bien con diagramas y que, por supuesto, os animamos a leer al completo si queréis meteros un poco más en estos Core Ultra 200S.

El SoC Tile, NGU, buses y voltajes, más allá de conocer el IMC y la RAM de los Core Ultra 200S

Arrow Lake-S desde el punto de vista de lo físico se divide en 4 Tiles, desde el punto de vista de la memoria en dos gracias a la propia DDR5 y el IMC, pero desde la estructura de interconexión se hace con tres puntos clave como son el Ringbus famoso, el nuevo NGU y el nuevo D2D.

Dentro del SoC Tile tenemos lo que en Lunar Lake se ha llamado NoC (Network on Chip) y este conecta con el subsistema al que se le ha denominado como Next Generation Uncore (NGU), el cual y para lo que necesitamos hablar solo diremos de él que domina la interfaz de la memoria como tal. El inmenso IMC que vimos en el die shot de Arrow Lake-S en realidad conforma dos IMC unidos de forma lógica, como ocurría en los Core 14.

Esto se hace para que cada uno de ellos se conecte a cada canal de memoria RAM. Como se ve en la imagen superior, que ahora desgranaremos, el IMC0 conecta con el Canal 1 y Canal 0, y el IMC1 lo mismo. Se puede decir que el IMC tradicional físico tiene dos MC lógicos.

El diagrama de bloques de justo debajo lo explica a la perfección de forma muy simple y llana. De ahí los dos canales de 32 bits con doble acceso para hacer el famoso y mal llamado Quad Channel de 4 x 32 bits.

Lo básico no cambia, la forma de calcularlo sí

Seguiremos teniendo una frecuencia de memoria total, y una frecuencia del IMC general, que dependiendo del Gear (divisor) seleccionado dividiremos la primera por dos o por cuatro para que nos dé la segunda. Hasta aquí nada nuevo, fácil para DDR5 con el siguiente ejemplo matemático básico:

• DDR5-8000 en Gear 2 -> 4.000 MHz para el IMC
• DDR5-8000 en Gear 4 -> 2.000 MHz para el IMC

Para que esto se dé, hay que introducir en el SoC Tile una serie de buses: MCRefCLK, QCLK y CMI Ratio, los cuales en los tres casos, provienen del SoC BCLK que va a 100 MHz. En otras palabras, el SoC Tile tiene dos buses, el norte y el sur, siendo el norte el que necesitamos para cuadrar la ecuación.

Como decíamos, este bus va a 100 MHz estable y alimenta de datos al SA, NoC, NPU y al MCRefClock. Este último no es más que el Clock de cada MC, que recordemos, hay dos en el IMC. Por eso, la frecuencia de 100 MHz que llega del SoC Norte BCLK tiene que ser multiplicada por 4 para poder llegar a todos los grupos que hemos nombrado (SA, NoC, NPU y MCRefClock) y así cada uno recibe sus 100 MHz de rigor, pero no es realmente tan sencillo.

Esos 100 x 4 se tienen que dividir por un ratio, que es de 2, 3, 4, 6 o 12, lo que nos deja las famosas frecuencias de 33, 66, 100, 133 y 200 MHz. Esto permite que SA, NoC, NPU y MCRefClock tengan unos MHz distintos según las necesidades partiendo de esos 100 MHz del SoC Norte BCLK. Lo normal es que se multiplique por cuatro y se divida por 4, quedando los mismos 100 MHz para todos los implicados, pero debemos saber que se puede modificar en BIOS cambiando el modo de síncrono a asíncrono.

Clock Memory Interface, o CMI, la última pieza a conocer

Lo anteriormente dicho es importante, porque el MCRefCLK se calcula multiplicando el SoC North BCLK por cuatro y dividiendo el resultado entre uno de esos ratios de 2 al 12. Una vez que tenemos ese MCRefCLK, necesitamos la frecuencia del IMC, y ahí entre el CMI Ratio. Dicho ratio solo puede ser de 120 o 60, los cuales corresponden al modo Gear que tengamos.

Es decir, CMI 120 corresponde a Gear 2, mientras que CMI 60 corresponde a Gear 4. Por tanto, multiplicando el MCRefClock por el CMI tenemos el QCLK, es decir, la velocidad del IMC, es lo mismo.

Para calcular el MemCLK solo hay que coger ese QCLK y multiplicarlo por el Gear que escojamos, sumarle 1 y multiplicar el valor resultante por dos. Hay que tener en cuenta que internamente Intel denomina al Gear 2 como Type 0 y al Gear 4 como Type 1.

Sabiendo esto ya podemos calcular matemáticamente el QCLK (frecuencia del IMC) y el MemCLK (frecuencia final de la memoria) para cada uno de los Gear. La realidad es que esto es simplemente a modo de instrucción como tal, porque todas las placas base tendrán un ajuste totalmente simplificado, como siempre, que nos dirá si queremos el ratio entre la memoria y el IMC en Auto, en Gear 2 o Gear 4.

Pero siempre interesa saber estas cosas para comprender de manera interna los cambios que implementan, en este caso Intel, con los Core Ultra 200S para saber calcular la velocidad de dicho IMC y RAM a modo instructivo.