AMD Zen 7 «Prometheus» se muestra en forma de patente: CPU con apilamiento 3D en DDR6, Hybrid Bounding y ¿CMOS 2.0?

Nos despertamos con novedades interesantes provenientes de una nueva patente que corresponde a AMD, y si no estamos equivocados, sería para la arquitectura Zen 7 que debería debutar sobre el año 2028. Lo que vamos a ver no es del todo novedoso, puesto que Intel lo va a implementar en gran parte con sus procesadores de servidor Clearwater Forest, pero sí que tenemos novedades interesantes en esta patente de Zen 7, que por otro lado, puede llevarnos también a las futuras arquitecturas UDNA en las GPU, al menos en parte.

Lo mostrado tiene mucho análisis por detrás, y como buena patente, puede que llegue al mercado, o puede que no, total o parcialmente, esa es la realidad. Pero termine siendo un producto final al 100% o en un porcentaje menor, lo que importa es el enfoque, las novedades y cómo van a cambiar los procesadores en solo unos años, llegando a cotas de rendimiento impensables a día de hoy.

Una parada breve, e introductoria, para entender hacia dónde va el sector del packaging, los transistores y CMOS en general

Transistores-atómicos-para-chips-roadmap-Imec-2023-2036

Evidentemente no es arquitectura, sino el concepto de fabricación que tendrán estas CPU, donde se va a dar el siguiente paso en el llamado packaging 3D, pero antes de entrar en ello tenemos que irnos un poco al pasado, concretamente a mayo del 2023, puesto que ahí vimos el futuro de la tecnología descrito por Imec, el cual nos va a servir de introducción breve a modo de resumen para comprender lo que ha patentado AMD de cara a Zen 7 con dicha patente, valga la redundancia.

En primer lugar, Imec cogió como base los nodos de TSMC y sus nombres para referirse al roadmap aproximado sobre los nodos litográficos (imagen superior).

FinFET-vs-GAA-vs-NSFET-vs-FSFET-vs-CFET

Aunque la patente nombra directamente a dos que ya conocemos, solo queremos incidir en el hecho de que en 2028, posible fecha de lanzamiento o presentación al menos de Zen 7 como arquitectura, TSMC tendrá disponibles la primera interacción de los transistores Forksheet, que son una evolución pequeña de los actuales Nanosheet, también conocidos como GAA, los cuales debutarán el año que viene en Intel y TSMC. Mientras que Samsung tendrá su segunda generación sin ser de tipo Forksheet lógicamente.

Siguiendo con el resumen introductorio, lo que vamos a ver no es tanto un salto increíble en transistores, sino en el modo de crearlos, introducirlos en una matriz de silicio y, ahora sí, colocarlos verticalmente en apilamiento 3D con tecnologías híbridas para dar el salto al CMOS 2.0.

CMOS-2.0-3D-Interconnect-Tecnology-3D-SIP-3D-SIC-3D-SOC-y-3D-IC

Es importante tener esto en cuenta, porque la entrega de energía trasera (BSDPN) actual de los transistores GAA dará paso a SA FB, BPR y en definitiva, al concepto de Backside Contact, también llamado dentro de CMOS 2.0 como Backside Process, para englobar todo.

¿Por qué tanto galimatías técnico? Porque el resumen de esto no es solamente el apilamiento 3D híbrido como tal, es que los procesadores, las CPU más punteras, incluso para PC, tendrán memoria DDR6 3D en el mismo procesador y se creará un nuevo concepto de memoria que irá hacia tres especificaciones distintas, algunas de ellas remodeladas del pasado: STT, VGSOT y eDRAM, que harán de paso intermedio entre esta 3D DRAM para DDR6 apilada verticalmente y la SRAM (caché) actual.

AMD Zen 7, su supuesta patente revela todas las novedades desde el punto de vista del packaging

AMD-Zen-7-patente-packaging-3D

Leído y dicho esto, ahora sí podemos comprender mejor la patente, que tiene "mucha miga". Hay varias figuras relevantes, entre las que vamos a coger dos, ya que consideramos que son las más representativas en general de esta patente de AMD para Zen 7 y sus CPU: la figura 9-10 y la figura 17.

La figura 10 sería el concepto general de lo que deberían ser las CPU (incluso GPU) del futuro de AMD.

AMD-Zen-7-patente-Figura-10

Lo que vemos de abajo hacia arriba es más o menos simple de entender: sustrato, AID (Advanced Interposer Die) a modo de memoria DDR6, nodo secundario (Pair Node), interconexiones internas, nodo avanzado, soldadura térmica, IHS.

El concepto, a poco que se modifique ligeramente, es adaptable a GPU, pero como se ve claramente esta patente está enfocada a procesadores centrales y no a gráficos. Lo que estamos viendo es tecnología de TSMC dentro del llamado Die Stacking Hybrid Bonding y Die Stacking microbumps, los cuales se engloban en el concepto 3D-SIC como generalista para la industria.

CMOS-2.0

Esto es algo que Intel ya tiene listo como hemos dicho para Clearwater Forest con Foveros Direct 3D y aquí vamos a ver cómo interpreta TSMC ese concepto 3D-SIC en lo que han llamado como SoIC-L. Esta tecnología de packaging 3D será el culmen del llamado 3D Fabric de TSMC y debería ser la sumatoria de SoIC + CoWoS + InFO_3D, es decir, lo que los taiwaneses llaman oficialmente como SoIC InFO-3D, solo que en la patente se desgrana su versión L o Large.

Mirando las diapositivas de TSMC (más abajo) se entiende mejor, pero para resumirlo diremos que los de Taiwán están en packaging de tipo 2.5D con CoWoS e InFO, así como sus versiones derivadas, y van a dar el salto al concepto 3D-SIC impuesto por Imec con SoIC InFO-3D, donde la variante que usará AMD para Zen 7, y según muestra la patente, será SoIC-L.

Chip sobre chip sobre oblea sobre sustrato con distribución integrada

CMOS-2.0-3D-Interconnect-Tecnology-3D-SIP-3D-SIC-3D-SOC-y-3D-IC

Ese es el concepto general de TSMC, es unir todo lo que tiene actualmente en varias versiones mediante Hybrid Bonding, o lo que es igual, unir CoWoS (Chip-on-Wafer-on-Substrate), InFO (Integrated Fan-Out) y SoIC (System on Integrated Chips) y crear una tecnología base que una el BE 3D y el FE 3D (Back End y Front End) a la hora de fabricar chips.

Entendido el concepto de 3D-SIC que impone Imec y cómo lo llevará a cabo TSMC mediante sus tecnologías, vamos al grano de la patente de AMD para Zen 7. Queda claro que hablamos de apilamiento vertical 3D de nueva generación, pero todo se basa en optimizar el llamado BEOL (Back End of Line).

Para ello, AMD y TSMC pretenden cambiar el apilamiento de las matrices de tipo face to back (FTB) o back to back (BTB) a la nueva interconexión face to face (FTF), además híbrida. En otras palabras y simplificando el concepto, van a unir capas metálicas entre las distintas matrices, entre los distintos silicios, compartiendo dicha capa entre ambas.

Esto elimina capas redundantes de unión y tiene varias mejoras clave:

  • Menores costes de fabricación.
  • Mejor rendimiento general por la menor resistencia y capacitancia entre dichas capas.
  • Un menor consumo energético general.
  • Más confiabilidad a la hora de las tensiones físicas o grietas entre matrices de silicio.

Dicho todo esto, volvemos a la figura 10, porque lo que encontraremos es que la DDR6 mediante el AID irá conectada FTF con memoria SRAM, es decir, con la caché, en lo que podríamos llamar como 3D V-Cache 2.0, solo que en este caso no está en la parte superior del CCD, sino en la parte inferior.

Sobre ella está la interconexión para el BSDPN y otras mejoras especificadas como 902 y 904, pero antes de entrar ahí y desviar la atención, hay que entender que sobre esta SRAM a modo de caché vertical 2.0 en formato 3D tenemos el Advanced Node.

Nodos de alto rendimiento en la parte superior del apilamiento vertical

AMD-Zen-7-patente-Figura-9

A diferencia de los Ryzen 5000X3D, Ryzen 7000X3D y Ryzen 9000X3D, los futuros Ryzen 1xxxx tendrán el nodo de alto rendimiento en la parte superior del CCD, y no en la parte inferior como ahora. Esto implica que la disipación del calor será mucho mejor que en pleno 2024 y 2025, pudiendo mejorar la velocidad de dicha matriz, donde se encontrarán los núcleos (con o sin L3 dentro, eso está por ver, hay una matriz dedicada a ello como hemos visto) ahorrando voltaje y consumo, y todo gracias a mejorar la temperatura final.

Y es que sobre esta matriz tendremos la soldadura para el IHS, como bien muestra dicha figura 9 y 10. Para terminar este apartado dos datos más: la patente revela que el Pair Node, es decir, la 3D V-Cache 2.0 iría fabricada en el N3P o N2, o lo que es lo mismo, los mejores procesos litográficos que hay ahora mismo en el mercado presente y futuro de TSMC en pleno 2024 y 2025.

TSMC-Roadmap-actualizado-2024-2026-N3E,-N3P,-N3X,-N2,-N2X,-N2P-A16

Esto nos deja entrever que, junto con las palabras de TSMC en meses anteriores, el nodo de los núcleos iría fabricado posiblemente en A14 o A10, es decir, a 1,4 nanómetros o 1 nanómetro. Esto tiene otra implicación directa, puesto que ese proceso litográfico A10 sería lanzado en 2028 con algo más: los transistores Forksheet de los que hablábamos al principio.

Y aquí enlazamos con la figura 17, porque este nodo A14 o A10 tendrá la segunda generación de BSDPN, es decir, entrega trasera de energía para los transistores, algo que vamos a explicar en la interconexión entre las matrices nombrada anteriormente como 902 y 904, que viene a ser lo mismo.

Tres tipos de interconexiones Face to Back para SoIC-L

AMD-Zen-7-diagrama-general-de-la-patente

Aunque no será una característica como tal de SoIC-L, sí que tendrá mucho que decir al interconectar la DDR6 mediante su AID con la Caché vertical 2.0 y esta con el silicio avanzado donde estarán los núcleos. Es esta última interconexión entre caché vertical 2.0 y núcleos, con sus dos silicios de distinto nodo litográfico lo que vamos a ver brevemente.

¿Cómo va a unir TSMC sus propios dies de distinto nodo litográfico? Con TSV y microbumps, es decir, con Hybrid Bonding en arquitectura de apilamiento de tipo face to back (a diferencia del FTF que hemos visto arriba). Por centrar las partes de las que vamos a hablar y que esto no sea un galimatías más grande y complicado de lo que ya es, dentro de la figura 17 vamos a hablar de los conceptos 1700A, 1700B y 1700C.

AMD-Zen-7-patente-figura-17

Las tres entregas de energía trasera son de tipo F2B, pero en la primera es de tipo Pairing Die Back, en la segunda Top Die Back, repitiéndose en la tercera. Pero en estas dos últimas hay una diferencia para el Backside Power Rail (BPR).

Esto es importantísimo, porque evidencia que AMD ha pensado en tres maneras distintas de llevar la energía desde el die de caché vertical 2.0 hacia el die de los núcleos:

  • F2B Piring Die Back, ambos dies con BPR (1700A) -> la entrega de energía se hace desde la parte posterior del die inferior (caché L3) suministrada previamente a la DDR6 directamente desde el interposer por medio de TSV, y se conectan al die superior mediante uniones híbridas. Es decir, el die superior está unido a la parte trasera del die inferior para entregar la energía.
  • F2B Top Die Back, solo el die inferior entrega la energía (1700B) -> Aquí el die inferior está conectado a la parte trasera del die superior, donde la energía fluye desde la parte trasera del primero hacia el segundo.
  • F2B Top Die Back, donde ambos tiene BPR (1700C) -> tanto cache die como el die con núcleos tienen BPR en su parte trasera con redes propias de energía, lo cual deja claro que el AID, en este caso la DDR6, entregará todo lo que necesiten ambos.

La modularidad de la arquitectura Zen 7 llevada al extremo del packaging 3D de TSMC gracias a esta patente

AMD-Zen-7-arquitectura

¿Por qué AMD iba a crear tres tipos de conexiones híbridas entre dos dies para una misma arquitectura? Porque hay varias aplicaciones distintas según el tipo de F2B que escojamos. Depende de cómo diseñe TSMC sus nuevos nodos AMD escogerá unos u otros cambiando el tipo de entrega de energía entre el CCD (die de los núcleos) y la SRAM (die de la caché L3).

Esto es útil, para por ejemplo, diferenciar CPU y APU, ya que según la F2B puedes escoger dar prioridad al die inferior o superior, dejando a Zen 7 como una arquitectura general con tres variantes de BSDPN entre matrices. Resumiendo brevemente para simplificar la idea, el 1700A da prioridad a entregar más y mejor energía al die inferior, el 1700B lo hace para el die superior y el 1700C tienen disponible la misma cantidad y gestión de energía al disponer de BPR.

Como el artículo ha sido largo y complejo, lo dejamos aquí, pero con este concepto general esperamos que sea suficiente para entender esta patente de Zen 7 y lo que AMD prepara con TSMC, que luego se irá puliendo conforme se avance en SoIC-L, en los nuevos nodos y lógicamente en el diseño de la arquitectura según las opciones de los dos anteriores.