El Ryzen 7 9800X3D usa parcialmente la nueva 3D V-Cache de Zen 7 al tener su CCD arriba y la caché debajo

La última filtración que vimos el viernes sobre la que será la CPU más rápida para gaming del mercado en este final de 2024 y gran parte de 2025 iba bien encaminada. AMD ha introducido una nueva caché vertical junto con TSMC llamada 3D V-Cache mejorada (posiblemente 3D V-Cache 2.0), que en gran parte, desvelamos con la patente de lo que debería ser Zen 7. Lo que nadie esperaba es que esa parte crucial llegaría este mismo año, lo que sugiere avances muy interesantes para este Ryzen 7 9800X3D y explica sus características clave gracias a esta nueva versión de la caché vertical.

3D V-Cache de nueva generación, mejor rendimiento térmico y Boost a 5,2 GHz. El marketing de AMD no mentía, y lo sabemos porque aparte de las confirmaciones de ciertos leakers, tenemos la primera imagen sobre todo este tema, del cual, ya hablamos largo y tendido en artículos anteriores y ahora resumiremos.

AMD Ryzen 7 9800X3D, la nueva 3D V-Cache invierte las matrices para lograr mejoras térmicas y de rendimiento

Lo que ha hecho AMD tiene todo el sentido del mundo: poner el CCD encima de la L3 vertical y no al revés como ocurría con el 5800X3D y 7800X3D. La confirmación visual tras un delid a este procesador, el cual debutará en apenas semana y media, nos confirma lo obvio: habrá un salto de mejora de temperatura que AMD ha aprovechado para impulsar el Boost y ganar rendimiento con ello.

Por tanto, es de esperar que sus hermanos mayores usen esta nueva 3D V-Cache 2.0 para hacer lo mismo y ser opciones más completas e interesantes frente a los Core Ultra 200S.

Lo realmente interesante es cómo lo han logrado. Resumiendo lo que ya vimos, todo parte de una reducción de la L3 bloque por bloque. Esto dejó a cada CCD con un área total inferior para la L3, donde además el número de TSV se redujo a su mínima expresión.

La teoría, ya que falta confirmación, es que AMD ha usado una matriz más avanzada que la implementada en el Ryzen 7 7800X3D, posiblemente en esos 4 nm o una variante avanzada de 5 nm de TSMC, lo que le habría ayudado a realizar el swap vertical entre dicha L3 y el CCD.

La patente que vimos de Zen 7 podría llegar incluso antes, ¿Zen 6 con GAA, BSDPN y 3D V-Cache 3.0?

Desvelado el misterio casi en su totalidad, hay que mirar al futuro viendo la patente que desgranamos en exclusiva la semana pasada. En ella vimos que AMD prepara tres versiones de su nueva caché vertical, la cual se diseñó para transistores GAA con BSDPN, los cuales deberían llegar en 2026 con SoIC-L de TSMC.

Pensábamos que dicha patente, por todos los cambios que implica en el diseño de la caché vertical y sus tres versiones, sería para Zen 7, pero la confirmación de que la versión 3D V-Cache 2.0 ya está aquí y debutará en nada, parece acelerar las cosas, y confirmaría que TSMC ha dado otro paso adelante con su salto al 3D Packaging real al estilo de Intel con SoIC InFO_3D.

Además de esto, se confirmaría que N2P y N2X como nodos principales de los de Taiwán para 2026 introducen la segunda generación de transistores GAA y hacen debutar a BSDPN, ¿por qué? Pues porque la patente indicaba que las tres versiones de 3D V-Cache 3.0 tenían Backside Power Rail, o BPR, las cuales recordaremos brevemente haciendo énfasis en sus bocetos.

AMD 3D V-Cache 3.0 para Zen 6 y Zen 7:  BPR, GAA, BSDPN y tres entregas distintas de energía entre matrices

Resumiendo lo que vimos en el artículo de la patente según el diagrama que precede a esta línea y haciendo referencia a las figuras 1700A, 1700B y 1700C:

• F2B Piring Die Back, ambos dies con BPR (1700A) -> la entrega de energía se hace desde la parte posterior del die inferior (caché L3) suministrada previamente a la DDR6 directamente desde el interposer por medio de TSV, y se conectan al die superior mediante uniones híbridas. Es decir, el die superior está unido a la parte trasera del die inferior para entregar la energía.
• F2B Top Die Back, solo el die inferior entrega la energía (1700B) -> Aquí el die inferior está conectado a la parte trasera del die superior, donde la energía fluye desde la parte trasera del primero hacia el segundo.
• F2B Top Die Back, donde ambos tiene BPR (1700C) -> tanto cache die como el die con núcleos tienen BPR en su parte trasera con redes propias de energía, lo cual deja claro que el AID, en este caso la DDR6, entregará todo lo que necesiten ambos.

Por tanto, fuimos poco optimistas pensando que lo que veremos en Zen 5 llegaría en Zen 6 debido a que el Hybrid Bounding de TSMC parecía estar pasando por un momento de I+D complicado, como le pasó al nodo N2 en su momento.

No será así, los problemas con SoIC 3D parecen haber terminado y la tecnología Hybrid Bounding llegará un año antes de lo previsto, así que Zen 6 no solamente va a subir el listón, es que con lo visto en el Ryzen 7 9800X3D y su nueva caché, así como lo visto en la patente, AMD puede quedarse totalmente sola en el mercado del gaming, dejando a Intel intentar competir en MultiThread únicamente, ver para creer hace 4 años.