AMD, en el filo de la navaja: los Ryzen 9000 no soportan todavía el doble Decoder de Zen 5 y su controlador de memoria es peor
Si Intel está pasando por un mal momento con sus procesadores Core 13 y Core 14, AMD tampoco está saliendo airosa con los Ryzen 9000 pese a que todavía no están a la venta como tal. Los problemas se acumulan, y aunque todavía hay algo de tiempo, este se está agotando. Lo que ponemos encima de la mesa hoy es el hecho de que con el último compilador GCC de los rojos todavía no está habilitado el doble decoder que estrena la arquitectura Zen 5 en los Ryzen 9000, y además, los betatester están reportando un IMC peor que el visto en Zen 4.
No va a ser un camino de rosas, al menos por el momento, para AMD. El retraso de sus CPU por el rendimiento que ha proporcionado TSMC y sus 4 nm en los Ryzen 9000 ahora tiene dos vertientes más que añadirse a modo de problemas anexos, aunque no dependientes de los de Taiwán, y con esto ya son tres antes del estreno.
AMD todavía no ha habilitado el doble decoder que integran los Ryzen 9000 con arquitectura Zen 5
La confirmación oficial por parte de AMD sobre las mejoras de su Front-End confirmaron todos los rumores que vimos desde finales del año pasado y que no se habían dado desde la arquitectura Bulldozer. Lo que parecía un soplo de aire fresco y un salto de rendimiento interesante como mejora del Front-End, de momento, está KO.
Así lo revela la última imagen vertida por los leakers donde se aprecia al scheduling y el modelado automático de AMD para los decoders dentro del compilador GCC. Como sabemos, las mejoras en dichos Decoders implican que hay 2 pipes en paralelo y que estos son independientes en su stream de instrucciones a modo de 4 instrucciones por ciclo y por pipe.
Esto implica que se puede asignar un hilo a cada pipe, inclusive dentro del SMT, donde además, como predijimos correctamente, el Dispatch se iría a 8-Wide para enteros y flotante meses atrás. ¿Qué ocurre? Que estamos a poco más de una semana para la llegada de las CPU Ryzen 9000 y el último compilador GCC solo muestra 4 decoders (4 unidades / Wide), y no 8 de estos.
AGESA no puede ver el segundo decoder
No hay respuesta al problema que se ha descrito hoy mismo: el microcódigo de AMD todavía no puede ver los dos Decoders. Cuando se libera la Op Cache se reporta que la interfaz de las CPU pasa a 4-Wide y solo puede usar un ciclo, haya o no salto de Thread.
Recordemos que AMD dijo que un hilo puede usar cualquiera de los dos Decoders, y esto a día y fecha de hoy no es posible según la información que está corriendo. En otras palabras, AMD anunció dos Decoders de 4-Wide y solo está funcionando uno, lo que quiere decir que todavía hay rendimiento oculto en arquitecturas ya expuestas como Strix Point, y por supuesto, Granite Ridge.
Un IMC peor que en Zen 4, ¿vuelven los problemas con las frecuencias de la memoria DDR5 en los Ryzen 9000?
La segunda parte de la información llega desde otro leaker tan conocido como Raichu, el cual afirma que el IMC de Zen 5 es un poco peor que el de Zen 4 a misma memoria, y no parece ser un problema de firmware como tal.
Para ser concretos, se afirma que la latencia parece un poco más alta que en Zen 4 a mismos módulos de RAM, lo cual es curioso porque se dijo que el IMC en los Ryzen 9000 era idéntico en ambas arquitecturas, y las mejoras del Front-End desglosadas de hace pocas semanas deberían suponer una reducción de la latencia, aunque sea mínima, no un incremento.
Para terminar, se ha confirmado que AGESA 1.2.0.0a tiene problemas con la memoria y que AMD está trabajando en un nuevo firmware que devuelva las cosas a la normalidad, algo que llegará pocos días antes del lanzamiento de las reviews, así que los analistas irán con el agua al cuello. De ahí también los rumores de que los de Lisa Su iban a cambiar el IMC al completo para Zen 6, el cual sí que será un paso adelante.
¿Es independiente el problema del IMC con el de los Decoders?
Puede ser que el hecho de que los Decoders y el compilador muestren el uso de uno solo de ellos y que la Op Cache no esté rindiendo como se espera por este hecho mermen de alguna forma la latencia del IMC. Al fin y al cabo, la L1I es 8 Way, el Brach Prediction (queda muy mermado con este problema) es 2-Taken y 2-Ahead (esto último supone un cambio clave y muy importante) y la Op Cache es capaz de trabajar 12 Macro-Ops a modo 2 x 6-Wide, pero de nada sirve si el Decoder que falta en los Ryzen 9000 no trabaja sus 4 Macro-Ops, lo que repercute en el Back-End y en la cola de operaciones general.
Veremos si finalmente AMD llega a tiempo para solucionar este inconveniente o si es un problema que llevará más tiempo del que se pensaba, algo que también dio en su momento un quebradero de cabeza con Bulldozer. La historia, en parte, parece repetirse una vez más.