TSMC construirá el soporte de nueva generación para HBM4 con los procesos litográficos de las RTX 2080 Ti y RTX 4090

El hardware por parte de NVIDIA, Intel y AMD corre a una velocidad inusitada. El mercado lo demanda para crear la nueva generación de IA en busca de la AGI que tanto hemos oído hablar. Por ello, cada generación de GPU y aceleradores es muy superior a la anterior, lo que implica que todo lo que las rodea tiene que estar a la altura, de ahí, la creación de la nueva memoria HBM4. Pero para dar vida al conjunto se necesita soporte físico, es decir, un nuevo packaging, el cual construirá TSMC en sus nodos de 12 nm y 5 nm para dicha HBM4.

Aunque en el caso de los 5 nm sí que es exactamente el mismo nodo que se usa, por ejemplo, en la RTX 4090, en el caso de los 12 nm será una versión adaptada para tal menester conocida como 12FFC+, que no deja de tener el mismo principio básico de alineación, distancias, eficiencia o rendimiento, solo que enfocado al packaging en concreto.

TSMC creará el packaging de nueva generación para la HBM4 en 12 nm y 5 nm

¿Por qué dos nodos litográficos para un mismo propósito? Dejando a un lado la HBM4 como tal, que llegará seguramente en 1Beta por parte de SK Hynix y Samsung, mientras que Micron parece que podría avanzar incluso más en este apartado, TSMC tiene algo realmente novedoso a tratar que vimos muy fugazmente en otro artículo.

Hablamos del hipotético CoWoS 2 (no tiene nombre oficial como tal de momento, se englobaría dentro de SoIC InFO-3D) que ahora ofrece más detalles por parte de los de Taiwán. Según han comentado en el Simposio Europeo de Tecnología 2024, la nueva HBM4 llevará un packaging creado a partir del N12 (N12FFC+) y del actual N5:

"Estamos trabajando con socios clave de memorias de HBM (Micron, Samsung, SK Hynix) en nodos avanzados para la integración completa de HBM4", dijo el director senior de plataforma de diseño y tecnología de TSMC. "El Base Die rentable, fabricado en N12FFC+, puede alcanzar el rendimiento esperado en HBM, mientras que el Base Die N5 puede proporcionar aún más lógica con una potencia mucho menor para velocidades de HBM4".

Dos procesos litográficos distintos, dos objetivos paralelos

Lo que hay que comprender aquí es que el hecho de usar dos nodos está muy ligado a lo que espera TSMC en cuanto al ratio rendimiento / eficiencia / coste. Para ser precisos, el N12FFC+, derivado de los 16 nm y usado en su versión de alto rendimiento para las RTX 20, que a su vez provenían de las GTX 10 por parte de los de Taiwán, será el nodo usado para el interposer.

En otras palabras, es el encargado del enrutamiento eléctrico y de datos entre la GPU y la memoria HBM4. Esto es importante por motivos obvios, pero sobre todo porque TSMC tiene que tener en cuenta el futuro de esta memoria, ya que de entrada podrá albergar 12 Hi con 48 GB, pasando más tarde, sobre año y medio o dos años después, a 16 Hi con 64 GB por pila. Esto deja cifras que marean en pleno 2024 con 2 TB/s por stack, de ahí la importancia de seleccionar este nodo en el ratio adecuado.

Por descontado, la alternativa del N5 se usará para los Base Die, ahora sí, de la HBM4 en sí misma. Por ello se dice que serán la parte lógica del conjunto, de ahí que lo que se busque es la mayor eficiencia energética en un nodo ya maduro, que aunque sea más caro de incluir, tenga un rendimiento adecuado para la empresa donde se está metiendo TSMC con los tres principales socios de HBM4 a nivel mundial.

Dado que es un nodo mucho más avanzado que N12FCC+, lo que busca TSMC es unas TSV de menor tamaño, entre 6 a 9 micrones según dijeron.

La optimización de CoWoS-L y CoWoS-R dará vida a CoWoS 2 (SoIC InFO 3D)

Dicho todo esto, TSMC creará el packaging de futuro para HBM4 basado en CoWoS 2, que llegará de la optimización de las dos tecnologías existentes para tal menester como ha confirmado la compañía:

"También estamos optimizando CoWoS-L y CoWoS-R para HBM4", afirmó el director senior. "Tanto CoWoS-L como CoWoS-R [utilizan] más de ocho capas para permitir el enrutamiento de HBM4 de más de 2000 interconexiones con integridad de señal [adecuada].

"Colaboramos con socios de EDA como Cadence, Synopsys y Ansys para certificar la integridad de la señal del canal HBM4, IR/EM y precisión térmica", explicó el representante de TSMC.

Esto se hará para poder albergar hasta 12 stack de HBM4 y superar además los 6 GT/s actuales con solo 14 mA, logrando más velocidad, más eficiencia y menos voltaje con este nuevo packaging de TSMC. Sin duda, tanto NVIDIA como AMD estarán más que contentas, Intel, en cambio, tiene que mostrar lo que es capaz de hacer CO-EMIB de segunda generación, que sobre el papel tiene ventaja temporal, y en principio, de rendimiento.