Una patente desvela cómo China intentará crear chips a 3 nm de la mano de Huawei, SMIC y SiCarrier
Sabíamos de las intenciones de China por seguir exprimiendo los escáneres actuales de ASML pasaban por crear patentes en referente a los métodos de litografía de patrones cuádruples autoalineados, o SAQP. Hasta ahora, lo han intentado con sus mejores chips, y se ha llegado a decir que el nuevo Kirin estaba fabricado a 5 nm mediante este nuevo SAQP, aunque finalmente se vio que se mantenía en 7 nm con patrón doble. Pues bien, una nueva patente muestra cómo China quiere llegar a los 3 nm en un plan que comenzó hace más de un año.
Prácticamente justo cuando comenzó el tira y afloja con la administración Biden. En aquel entonces Huawei registró una patente con siete etapas que si bien no nombran obviamente el salto litográfico que esperan, sí que deja claro que será un nuevo método para SAQP, por lo que si ya tenían en mente los 5 nm, esta es una apuesta para ir más allá.
La patente muestra cómo China intentará llegar a los chips a 3 nm
Intentar no es lo mismo que conseguir. La propia ASML habló hace años para los escáneres actuales de China y dijo abiertamente que los 5 nm eran posibles, pero con rendimientos y complejidad extremas, lo que hacía inviable cualquier producción en volumen. Y China no es algo que pueda permitirse en ninguno de los dos sentidos.
La patente reza en su descripción general tal que así:
La tecnología SAQP utiliza una exposición para transferir el patrón del circuito del mandrel de impresión que se preparará sobre la máscara dura (hard mask) y luego deposita la pared lateral del espaciador (Spacer) dos veces en la hard mask usando tecnología de deposición de capa atómica, para luego grabar los espaciadores de arriba hacia abajo y así abrir el mandrel de impresión y la capa inferior. En donde, la distancia entre las paredes laterales del segundo espaciador es la distancia entre las líneas metálicas del patrón del circuito final.
Esto no es algo totalmente nuevo y otros fabricantes usan técnicas similares,TSMC mismamente, pero China intenta buscarle los tres pies al gato.
Más densidad y diseño libre del patrón
La densidad es el objetivo principal, porque ahí es donde saldría al fantástico número y marketing de los 3 nm adjunto a China, pero para que lo consigan, como bien reza inteligentemente la patente, hay que conseguir algo antes:
El patrón de circuito generado por la técnica de patrón cuádruple autoalineado (SAQP) está definido por dos deposiciones de espaciadores, y el tamaño de los espaciadores formados en el proceso de fabricación de los espaciadores en la técnica anterior es relativamente fijo, y no hay manera de seguir adelante. Como resultado, el tamaño de las características de su patrón de circuito (como ancho de línea y espaciado) está limitado dentro de un cierto rango, y la densidad del patrón de circuito no se puede mejorar más.
Además, si el diagrama del circuito se produce mediante exposiciones múltiples directas, la precisión del error de superposición del patrón del circuito durante cada exposición es particularmente alta, y el diseño también debe considerar cuidadosamente el problema de la división del patrón, lo que aumenta la dificultad del circuito y su diseño.
El grado de libertad en el diseño de patrones de circuitos es en gran medida limitado.
Por lo tanto, cómo mejorar la densidad y la libertad del diseño de patrones de circuitos en la tecnología de patrones cuádruples autoalineados es un problema urgente que debe resolverse.
Resumiendo brevemente, SAQP tiene un límite en ancho de línea y espaciado, pero también en la división del patrón. La patente de China para estos 3 nm soluciona en 7 pasos estos problemas, aumentando la densidad y la libertad del diseño.
Los siete pasos que podrían llevar a China hacia los 3 nm
Lógicamente no se habla de tasa de éxito ni de ninguna métrica final, porque es una patente, y por ello, tampoco sabemos si en la práctica es tan factible como las siete etapas y pasos que afirma Huawei:
- Etapa 1 -> Formar secuencialmente una primera capa antirreflectante, capa de sacrificio, segunda capa antirreflectante y primera hard mask.
- Etapa 2 -> Realizar fotolitografía en la primera capa de la hard mask.
- Etapa 3 -> Grabar la segunda capa antirreflectante y la primera capa de sacrificio.
- Etapa 4 -> Retirar la segunda capa de hard mask estampada y la segunda capa antirreflectante creando una tercera capa de hard mask estampada.
- Etapa 5 -> Realizar fotolitografía en la tercera capa de hard mask para crear una cuarta.
- Etapa 6 -> Grabar la primera capa antirreflectante y la capa a grabar basándose en la cuarta capa de hard mask.
- Etapa 7 -> Quitar la cuarta capa de hard mask y la primera capa antirreflectante.
Se ha resumido bastante, pero como podemos ver, el proceso es complejo, y si le sumamos las complejidades de añadir capas anexas, podríamos encontrarnos sin problema con 12 o 15 capas en total a grabar para según qué chips. Si fuese factible, de poco le servirá a China afirmar que han conseguido fabricar chips a 3 nm, porque el tiempo que se desarrolla en el escáner y el coste de energía y agua, así como la tasa de errores disparará el precio del chip, y el problema es que abaratarlo es casi imposible por todo lo comentado, puesto que se está llevando al límite la tecnología DUV.