Intel, Samsung y TSMC muestran los primeros prototipos de transistores CFET, el futuro de los chips de la próxima década

Llevamos algunos meses hablando del futuro de los chips, puesto que GAA (Nanosheet) es una realidad en Samsung, lo será en pocos meses en Intel y se retrasará bastante en TSMC. Por ello, y siendo presente, el siguiente paso en los transistores y su organización es CFET, previo aterrizaje en la segunda generación de GAA denominada como Forksheet. Dado que queda mucho tiempo por delante y que el salto es complejo, con motivo de la IEEE international Electron Devices Meeting, Intel, Samsung y TSMC han mostrado los primeros prototipos para CFET, dejando ver sus distintos enfoques. ¿Quién tiene el mejor diseño preliminar?

De FinFET y sus variantes a GAA y las suyas, para dar paso en unos cuantos años a las tras versiones que habrá de CFET. Como sabemos, GAA ha traído al mercado las Nanosheet a modo de dos partes dentro de un transistor, que visto desde la manera tradicional, son realmente dos transistores. Como es un poco complejo de entender, vamos a simplificarlo a modo de resumen y luego entramos en materia.

De FinFET a GAA, ¿es necesario comprender los saltos en los distintos tipos de transistores?

Pues sí, porque realmente no son más que evoluciones en mayor o menor medida, que, además, y para complicarlo todo, añaden distintas tecnologías anexas para mejorar los diseños. Resumiendo, en FinFET teníamos un solo Gate vertical donde se controla la corriente y su flujo mediante una aleta (Fin).

Con GAA todo es más complejo, porque esa aleta se ha dividido en varios fins verticales, que además, tienen más área de contacto con la Gate. El siguiente paso, como decíamos, es Forksheet, el cual añade más complejidad como segunda generación (evolución dicen algunos ingenieros) de GAA, puesto que las Nanosheets verticales se dividen en dos tipos, nFET y pFET, las cuales ahora están conectadas a un muro dieléctrico, donde dependiendo del diseño hace función de inversor.

Tras esto, ya en la siguiente década, llega el mencionado CFET, el cual divide totalmente los nFET y pFET, y claro, la forma de interpretar ese hecho es lo que vamos a conocer por primera vez hoy. ¿Cómo han diseñado Intel, TSMC y Samsung su interpretación de CFET?

Intel diseña un inversor para sus transistores CFET y lo presenta en el IEEE

El diseño tiene todavía bastantes cosas por desvelar, ya que no se ha comentado todo sobre él, pero sí lo más importante. Los bocetos preliminares de hace dos meses de TSMC y Samsung hacían ver que estos diseños serían laterales, es decir, la disposición es horizontal entre nFET y pFET al estar divididos ahora.

Pues bien, Intel no va por ese camino. El diseño de Intel es de apilamiento vertical 3D, pero esto tiene un problema. ¿Cómo conectas verticalmente nFET y pFET? ¿Cómo se lleva la energía para ambos estando separados verticalmente? La respuesta es un inversor, es decir, un circuito simple de conexión para obleas de silicio. Este inversor tiene la particularidad de que está unido a Power Via, es decir, a la tecnología BSPDN de Intel (a su interpretación para ser más concretos).

Marko Radosavljevic, ingeniero principal de Intel en transistores, lo explica así:

“Usamos PowerVia para conectar el dispositivo superior a la parte posterior de la oblea y usamos los contactos directos de la parte posterior para conectar el dispositivo inferior. Dado que estos dispositivos están apilados uno encima del otro, no existe una forma directa de conectar el dispositivo inferior al lado superior de la oblea, por lo que tenemos que hacerlo como se acaba de describir”

Intel ha dado más datos, y llama a los nFET y pFET como N-EPI y P-EPI. Este sistema tiene dos ventajas claras y una desventaja. Comenzando por lo malo, es realmente complejo de diseñar y de lograrlo, pero en cambio, el sistema de inversor CMOS diseñado envía el mismo voltaje de entrada a ambas Gate para nFET y pFET, por lo que la salida es, lógicamente, la inversa de dicha entrada para ambos.

La segunda ventaja es que logrando esto se consigue el comentado apilamiento vertical, y esto produce una mejora en el área total, lo que debería de llevar a una mayor densidad en MTr/mm2, pero, porque sí, hay un pero, esto solo se dará si Intel consigue compactar cada transistor verticalmente manteniendo lo dicho.

Esto lo decimos porque el propio Radosavljevic ha comentado que el CPP (Contacted Poly Pitch), es decir, la distancia entre las Gates del transistor (o transistores, si se toma nFET y pFET como dos unidades distintas) es de 60 nanómetros, lo cual no es nada impactante, ni mucho menos. Para comparar, TSMC N5 tiene un CPP de 50 nm, TSMC N3 es de 48 CPP, Intel 7 es de 60 nm y el último nodo de los azules que debutó la semana pasada con Meteor Lake, Intel 4, es de 50 nm.

Por último, y para cerrar su apartado, hay otra mejora clave que no tienen sus rivales por el momento. Intel ha conseguido aumentar la cantidad de Nanosheet de dos a tres, pero además, y por si fuese poca ventaja, han conseguido reducir la distancia entre ellas de 50 nm en RibbonFET a 30 nm, lo cual debe de otorgarle mucho mayor control de la energía por cada transistor grabado.

¿Qué tiene TSMC en CFET para este IEEE?

Pues curiosamente, dados los retrasos con GAA y Forksheet, TSMC es la que va más retrasada en CFET. De hecho, se podría decir que realmente han hablado muy poco y muy por encima de las novedades, realmente escasa información suministrada.

La compañía dijo que su CPP es mejor que el de Intel, logrando nada menos que 48 nm, igualando sus cifras del N3 actual. La conversación no se centró en la forma de nFET y pFET como tal, sino en los materiales, por lo que el diseño que vimos sigue vigente y no ha habido cambios en estos pocos meses.

Por ello, TSMC dijo que no hará las Nanosheet de silicio puro, sino de un método que englobará al silicio y al germanio en lo que se conoce como SiGe. La novedad es cómo usan el compuesto y cuándo, así como en qué proporción en concreto.

No hay demasiados datos al respecto y lo que se dijo es que la capa de aislamiento será creada con más Germanio que Silicio para las Nanosheet, sabiendo TSMC que así lo que se dará es un desgaste más rápido de la misma al grabarse, por lo que se construye antes de liberar las capas de silicio y germanio en las nanohojas.

Es decir, TSMC está centrada ahora mismo en crear una forma de lograr fabricar una capa dieléctrica entre nFET y pFET, de manera que se degrade antes de liberarlos, logrando un mejor aislamiento entre ellos en la oblea. Por desgracia, no han especificado nada más, porque están más centrados en los dos pasos previos, pues van con retraso en GAA y Forksheet, pero, ¿qué presentó Samsung?

Samsung tiene algunas mejoras en CFET frente a Intel en el IEEE

Llegaron los primeros, puesto que también fueron pioneros en GAA al dejar los diseños FinFET antes que nadie. Samsung se la jugó con Gate-All-Around y ahora hace lo propio con CFET presentando un CPP de entre 48 nm y 45 nm, bastante mejor que el de Intel.

Aunque hay un "pero": estas cifras son para nFET y pFET individuales, no conectadas horizontalmente entre nanosheets. Tampoco hay datos sobre un posible inversor y su CPP, lo cual seguro que se estudia a partir de ahora visto lo que ha hecho Intel.

En contra del diseño de Samsung, se reportó una degradación de rendimiento en los prototipos. Esto es debido a que el diseño, como hemos comentado, no está diseñado horizontalmente como sí lo tiene TSMC, sino que al igual que Intel es vertical, es decir, en 3D.

Samsung llama a CFET 3D como 3DSFET, y al parecer también han innovado en lo que han llamado un paso de grabado en seco, es decir, el grabado del transistor se hace sin un producto húmedo o líquido. Con ello no se aumenta el rendimiento en sí del transistor, pero se consigue, según Samsung, un aumento del 80% de transistores funcionales.

Los coreanos también usarán BSDPN como tecnología de entrega de energía trasera, igual que Intel, pero a diferencia de estos solo usan una Nanosheet por Gate. El objetivo es aumentar el valor al menos a dos, y si fuese posible, a tres como Intel, algo que está en estudio en este momento.

Para finalizar, y vistos los tres diseños por encima, así como sus primeros bocetos reales, hay que entender que estamos todavía a 6 o 7 años de que lleguen al mercado, así que todavía hay tiempo para Intel, TSMC y Samsung con estos nuevos tipos de transistores CFET, los cuales son una nueva revolución para los futuros chips sin lugar a dudas.