AMD RX 9000 RDNA 5: una patente revela el diseño de chiplets para sus GPU y cómo funciona la renderización paralela
Una nueva patente del 23 de noviembre por parte de AMD revela algo realmente importante y complementa a otras que ya hemos visto. Aunque las patentes no son "ley" y muchas no llegan a nada como tal, esta, por su detalle y su contenido creemos que es clave, puesto que seguramente sean la base de las futuras gráficas RX 9000 con arquitectura RDNA 5, basadas en chiplets y con renderización paralela. ¿Cómo serán las gráficas y cómo trabajarán?
Pues la forma con la que va a trabajar AMD en GPU es bastante distinta a lo que hace en CPU. No habrá un IOD como tal, el esquema, tal y como está planteado, evidencia que hablamos de chiplets "completos", pero sobre todo y por encima de todo, independientes. Esto genera un debate de cómo se van a sincronizar y de cómo se va a paliar la latencia, que aunque no lo sabemos, sí que lanzaremos algunas especulaciones al respecto.
AMD RX 9000 con RDNA 5 y su nueva patente de chiplets: ¿renderización paralelizada?
Puede ser el nuevo concepto a tener en cuenta y del que se hablará a partir de 2025, a finales, o ya en 2026. Antes de entrar en materia vamos a entender la explicación que ofrece AMD como concepto general sobre la patente:
Se divulgan sistemas, aparatos y métodos para realizar trabajos de geometría en paralelo en múltiples chips. Un sistema incluye un procesador basado en chiplet con múltiples chiplets para realizar trabajos gráficos en paralelo.
En lugar de tener un distribuidor central para distribuir el trabajo a los chips individuales, cada chiplet determina por sí mismo el trabajo a realizar. Por ejemplo, durante una draw call, cada chiplet calcula qué partes buscar y procesar de una o porciones de fetch correspondientes a uno o más objetos gráficos de la draw call.
Una vez que se calculan las porciones (o partes), cada chiplet obtiene los fetches correspondientes y procesa los índices. Los conjuntos de chips realizan estas tareas en paralelo e independientemente unos de otros.
Cuando se procesan los index buffers, los chiplets realizan en paralelo una o más etapas posteriores en el proceso de renderización gráfica.
Muchas dudas en el aire
La patente es compleja y, lógicamente, falta mucha información, pero también desvela otra tanta. Por ejemplo, se habla de hasta 12 chiplets en la patente entre otras configuraciones, lo cual es una cifra que nos ha chocado bastante, porque implica chiplets bastante más simplificados de lo que se esperaría en un primer momento, o por el contrario, un número de Shaders muy denso.
Pero hay más cosas en el aire. AMD habla de unas asignaciones en las tareas para llegar a los CP bastante complejas que, según informa la patente, se hará entre el firmware, el driver y el hardware. Esto abre la posibilidad de que, eliminada la posibilidad de un IOD como tal, haya una nueva segmentación en los drivers de AMD donde se comience de cero con RDNA 5.
Para sintetizar y no confundir demasiado entre todo lo que nombra la patente y deja en el aire, AMD hace 5 distinciones como unidades mínimas en bloque siguiendo este orden de disposición de elementos de exterior a interior:
- Chiplet -> CP -> Motor de geometría -> Motor Shader -> Rasterizador
Lo interesante es que, como bien se dice, cada chiplet es totalmente independiente, es una GPU monolítica al uso tradicional como las que tenemos a día de hoy, y lo mejor de todo es que entre ellas son transparentes. En otras palabras, al parecer y según los diagramas, pueden compartir información, y al parecer, incluso ciertos recursos.
¿Independientes, pero conectados y compartiendo?
Es la filosofía de los Ryzen, pero con menor latencia, y posiblemente AMD termine por dar el salto en CPU a algo similar en el futuro a cuenta de intentar mover elementos a los chiplets para reducir latencia. Las RX 9000 con RDNA 5, según la patente, podrán acceder por cada chiplets a la memoria de forma independiente, lo que sugiere un mayor uso (que no tiene por qué ser un mayor ancho de banda por segundo como tal, está por ver) del PCIe 5.0 o 6.0, puesto que aunque sean unidades independientes, el acceso a memoria tiene que ser compartido lógicamente.
Esto sugiere que con las RX 9000 RDNA 5 la velocidad y latencias de la RAM serán claves para conseguir impulsar el rendimiento en DDR5. Por último, un detalle que puede pasar desapercibido. El sistema, el PC en general, ve a los chiplets como una unidad, de ahí el recuadro con líneas discontinuas de la figura 2.
Esto sugiere que solamente el firmware puede entender la disposición de chiplets interna, puesto que el driver en dicha figura está en el lado contrario, unido al SO, a la aplicación y a la CPU, que engloba a estos tres, sin olvidar a la RAM.
En definitiva, la forma de trabajar, al parecer es muy parecida a la actual, porque sigue habiendo tres grandes bloques: CPU, RAM y GPU, solo que esta última tiene chiplets, y más importante, están conectados por lo que AMD llama Comunication Link, más conocido por su patente como Crosslink.
AMD Crosslink, ¿qué es exactamente y cómo conectará a los chiplets?
Entramos de lleno en algo que se vio el 31 de diciembre ¡de 2020!. La patente es realmente muy extensa, así que la intentaremos simplificar ya que por primera vez AMD lo usará en PC en lo que entendemos como RDNA 5 y sobre todo, hablando ya de chiplets de GPU.
Lo primero que hay que tener claro es que la L3 y el PHY correspondiente volverán al die, de hecho, lo que se hará según la patente de AMD Crosslink es volver atrás, a las RX 6000 y dividir las unidades en chiplets independientes, como hace el MI300 en su disposición de GPU.
Por lo tanto, cada chiplet de las RX 9000 con RDNA 5 tendrá las siguientes unidades:
- WGP
- GFX
- L1
- GDF (Graphic Data Fabric)
- L2
- SDF (Scalable Data Fabric)
- L3
- Controlador PHY
Teniendo este orden en mente entro de cada chiplet, todos están conectados a lo que AMD ha llamado como HBX Passive Crosslink, el cual se encuentra en un punto de conexión entre el SDF y la L3.
¿Por qué? Porque es la vía de interconexión entre todos los chiplets y teniendo en cuenta que la información directa de la CPU irá a parar al SDF, se reduce la latencia al mínimo si se tienen que intercambiar datos entre ellos.
AMD usa el sistema Crosslink en los MI300, pero como es de esperar requiere una CPU para ello. Aquí no habrá CPU obviamente, solo chiplets, por lo que entendemos que AMD va a matar, al menos temporalmente, a Infinity Fanout Link, puesto que en este caso ya no los necesitaría, salvo que vuelva a sacar la L3 otra vez fuera de los chiplets, cosa poco probable visto lo visto.
RDNA 5, las RX 9000 y esta patente de chiplets dejan la puerta abierta: ¿en 2 nm o en 3 nm?
Como esto son patentes (y ya lo hemos comentado al principio) es solo un esbozo de lo que podría llegar finalmente, hay que darle su justa medida. Dada la correlación entre ambas patentes con 3 años de diferencia, lo visto con el MI300 y sus variantes y esta nueva que apenas tiene semana y media, dado lo lejos que está todavía RDNA 5, es muy probable que terminemos viendo algo muy similar, pues son correlativas.
Ahora, ¿con cuántos chiplets? Pues hay que ir a los procesos litográficos para poder hacernos una idea de la densidad que podrá albergar cada uno y así poder hacer cálculos de cara al número de Shaders como tal. Teniendo en cuenta lo visto en el roadmap hasta 2026 de TSMC que descubrió la compañía, la realidad es que estaremos con los 3 nm en esas fechas, y solo bien entrado el 2026 podríamos esperar los N2X y N2P, lo cual podría indicar que RDNA 5 y las RX 9000 podrían llegar en ambos nodos por la prontitud de esta última patente de chiplets.
Es decir, están en un punto más cercano a ser construidas con N2 que con N3X por simple temporalidad, pero esto sigue siendo, primero, especulación pura y dura, y en segundo lugar, un misterio en estos momentos.