Comienza la guerra entre Intel y TSMC por los transistores CFET de apilamiento vertical ¿quién tendrá mejor diseño?

No tenemos todavía transistores GAA en la calle cuando ya llevamos tiempo hablando de los CFET. De hecho, los GAA están siendo un quebradero de cabeza para TSMC y Samsung, donde solo Intel parece tenerlos a punto dentro de su primer nodo Intel 20A que debutará el año que viene. Entre tanto, el gigante azul y su gran rival, TSMC, hablarán en diciembre en el marco del International Electron Devices Meeting (IEDM), pero antes, ya tenemos algunas propuestas de sus borradores. ¿Quién tiene el diseño preliminar más avanzado para los transistores CFET, Intel o TSMC?

El apilamiento vertical ha llegado a los transistores, y tras las CPU y GPU podrías pensar, ¿por qué están los últimos en la carrera por el 3D en los semiconductores? La respuesta es tan simple como complicado va a ser explicar lo que han mandado Intel y TSMC al IEDM: los transistores CFET tienen un diseño muy complejo.

El IEDM dará el pistoletazo de salida a los diseños CFET con Intel y TSMC a la cabeza

Hasta el día de ayer ninguno de los tres principales actores de la industria había revelado sus cartas, de hecho, Samsung sigue sin hacerlo y posiblemente no dirá nada hasta el evento. Pero Intel y TSMC sí que han descrito cómo ven y afrontan el siguiente paso en los transistores de nueva generación, llamados Complementary FET o CFET, para abreviar.

Para entender cuál es la principal mejora de CFET y lo que se busca con este cambio en los transistores, pero sobre todo, para entender todo lo que vamos a decir, hay que comprender las novedades principales. CFET es una arquitectura de transistores donde los dispositivos nMOS y pMOS se apilan verticalmente, uno encima del otro, lo que permite una mayor optimización y maximización del ancho efectivo que tenga el canal de conexión.

Además, representan dos pasos adelante a los actuales GAA, es decir, no es el sucesor directo de GAA, sino el siguiente paso. Entre medias de GAA y CFET se encuentra Forksheet, que no es más que una vuelta de tuerca del primero donde las nanosheet se agrupan a los dos lados del Metal Gate, es decir, nMOS y pMOS están a ambos lados del MD y no como una sola hoja.

¿Por qué entonces se está hablando ahora de CFET y se va a tratar en el IEDM? Pues porque la complejidad requiere muchos años de I+D, ensayo, prueba y error, y porque Forksheet no es un diseño de transistor, como arquitectura, realmente complejo, eso sí, una vez que tengan la segunda generación de GAA.

Ambas compañías (Samsung no ha enviado nada como hemos dicho) han mandado sus preview al simposio, y de ahí tenemos los primeros datos, breves eso sí.

El enfoque de Intel será un transistor CFET 3D monolítico

El enfoque de Intel es simétrico y comprende 3 nanosheets nMOS (también llamadas nFET) sobre 3 nanosheet pMOS (también llamadas pFET), donde la separación vertical entre ellas es de solo 30 nm. Pero esto es solo un concepto teórico por ahora, es decir, es un diseño que han logrado, pero no se va a mostrar como tal.

En cambio, se mostrará y describirá el paso previo al que Intel ha llamado como "fully functioning inverter test circuits in CFET" los cuales tienen un Gate Pitch (CPP) de 60 nm con Dual Metal Work function Gate Stacks (DMWGS), las cuales conectan los nMOS y pMOS. Todo esto incluyendo en el diseño el sistema BSPD patentado de Intel que conocemos como PowerVia, en lo que debería ser una vuelta de tuerca a la que podríamos llamar como PowerVia 2.

TSMC sigue un camino similar con CFET

Por su parte, los de Taiwán afirman que presentarán el diseño de transistores CFET con un Gate Pitch de 48 nm. El concepto es igual al de Intel, donde los nMOS están colocados sobre sus contrapartes pMOS, logrando por el camino no solamente una reducción del espacio final de cada transistor, donde antes cabía uno, ahora caben dos en la misma área, sino que además la relación entre la corriente de encendido y apagado (BSCON vs BSCOFF) ahora es de seis órdenes de magnitud para cada uno de ellos.

De hecho, TSMC ha ido un paso más allá en su preview, afirmando que han demostrado su durabilidad con una tasa de éxito de más del 90%, lo cual es impresionante. Lógicamente, ahora tendrán que trabajar en todas las funciones anexas al transistor, como el enrutamiento, su implementación en lógica y SRAM, la entrega de energía o los materiales minerales para lograr la escalabilidad, resistencia y flujo de energía entre ellos.

El siguiente paso para los semiconductores, el mayor cambio desde FinFET

Lo que tenemos que tener claro es que la densidad de transistores con el diseño de Intel y TSMC va a suponer que en un milímetro cuadrado van a entrar el doble de transistores que en la actualidad con GAA, y si hablamos de lo que hay al momento de escribir este artículo con FinFET, la proporción se puede ir a 2,5x o 3x incluso, dependiendo del nodo y la optimización de los transistores que tenga.

Pero además, simplifica el diseño de cualquier circuito lógico mediante CMOS, todo con más eficiencia en el diseño, es decir menor coste entre energía/rendimiento generado y gastado por milímetro cuadrado. Debido a su estructura de apilamiento vertical entre nMOS y pMOS, Intel y TSMC, así como Samsung con seguridad, reducirán los efectos parásitos que generaban estos canales al estar superpuestos, logrando un mejor control energético y mejorando al final el consumo y la entrega de la energía.

Por lo tanto, son un paso muy importante que permitirá una mayor densidad, un salto como no se había visto desde FinFET, además de permitir un consumo más contenido, o una mayor frecuencia o rendimiento general a base de incluir más transistores per se. En cualquier caso, en diciembre veremos quién lleva ventaja en el diseño de los transistores CFET, si Intel o TSMC.