Intel «Lobezno»: así serán las CPU con caché L4 vertical «Adamantium» que cambiarán las reglas del gaming

La confirmación de Pat Gelsinger, CEO de Intel, en esta semana sobre el hecho de que su empresa traería al mercado caché vertical en un concepto "similar" al de AMD con TSMC, ha hecho que los rumores se disparen. Como vimos, dicha caché vertical no estará encima del CPU Tile o del SoC Tile, sino debajo, pegada al interposer. Por ello, una patente desvela ahora el plan de los azules en lo que hemos denominado las CPU Intel "Lobezno" en honor al término que usa la compañía para referirse a esta caché vertical: ADM, es decir, Adamantine (Adamantium, con características propias del diamante). Dicho esto, así será la caché L4 Vertical de Intel "Lobezno" Adamantine.

Ojo cuidado con lo que preparan los azules, que a diferencia de AMD el concepto de caché vertical es más bien un SoC Cache al completo que un trozo de SRAM apilado encima (debajo en este caso) del CPU Tile como tal. El concepto, ya se dejó caer hace tiempo, pero una nueva patente lo explica de mejor forma.

Intel "Lobezno", las CPU con caché vertical a modo de L4 de "Adamantium"

Y es que el término sin duda le viene a la mano. La patente es, curiosamente, de finales de 2021, pero tuvo una primera entrada en 2020 que lo explicaba de forma conceptual, es decir, Intel ya estudiaba la implementación de este tipo de tecnología al mismo tiempo que TSMC y AMD juntos.

Más allá de ese dato curioso, el camino de ambas compañías viró hacia distintas direcciones. Intel se centró en conseguir EMIB, Foveros 3D y Co-EMIB, mientras que TSMC lo puso todo en un color con CoWoS dada las presiones de varios socios, sobre todo los de Lisa Su. La historia detrás de la patente evidencia que Intel no podría conseguir implementar una caché vertical si antes no ponía en juego Foveros 3D, y en ello estamos con Meteor Lake en estos momentos, así que tiene sentido lo comentado por Pat Gelsinger esta semana, y a dicha patente nos remitimos.

Adamantine es un Tile al completo, no es una "SRAM apilable" solamente con la SRAM del CPU Tile a lo AMD

Fue mal clasificada en el diagrama en su momento, porque se esperaba algo como lo que iba a presentar AMD, y no van por ahí los azules. Lo que hay que entender aquí es que la llamada ADM (Adamantine) como caché, es una L4, no es una L3 como la de los rojos.

Parte con otra diferencia más comentada: no va encima del CPU Tile, va debajo, y además, ocupa todo el Tile como tal. Es decir, esta Cache Tile es del mismo tamaño exacto que el CPU Tile, es un "piso" de la misma área y engloba todo el Tile superior. ¿Qué significa esto? Pues que, si no estamos mal interpretando la patente, la caché es extensible a todos los elementos del CPU Tile.

En otras palabras. Intel no va a ofrecer una "extensión" de la caché solo para los núcleos del procesador, es una extensión a modo de caché vertical L4 para los P-Core, para los E-Core, para la IGPU y para el PCH, lo cual es muy impresionante y permite usar esta caché masiva de formas que ahora mismo no llegamos a comprender, pero sin duda será invisible y accesible por todos los componentes de dicho Tile superior.

¿Por qué lo sabemos? Pues porque está figurada como ADM Base y puede ser sustituida por un Interposer pasivo para los modelos de CPU de menor coste y rendimiento, lo cual es una jugada maestra sin duda, es ir no un paso por delante, es dar dos de un salto gracias a Foveros 3D.

Un gran tamaño y muchas aplicaciones

La patente hace mención a esta caché L4 vertical Adamantium de la siguiente forma:

Las arquitecturas SoC de cliente de próxima generación pueden introducir grandes cachés en el package, lo que permitirá usos novedosos. El tiempo de acceso a la L4 (por ejemplo, "Adamantine" o "ADM") de esta caché puede ser mucho menor que el tiempo de acceso a la DRAM, que se utiliza para mejorar las comunicaciones de la CPU del host y del controlador de seguridad. 

Las realizaciones ayudan a proteger las innovaciones en la optimización del arranque. Se agrega valor para el silicio de alta gama con mayor memoria preinicializada en el momento del reinicio, lo que podría generar mayores ingresos y rendimiento.

Tener memoria disponible en el reinicio también ayuda a anular las suposiciones de BIOS heredadas y crear una solución de BIOS más rápida y eficientes con una etapa de firmware reducida (por ejemplo, etapa de reinicio previo a la CPU, etapa IBBL y etapa IBB) para casos de uso de dispositivos modernos como Automotive IVI (en infoentretenimiento del vehículo, por ejemplo, encender la cámara de visión trasera en 2 segundos, etc), robots domésticos e industriales, etc. En consecuencia, pueden estar disponibles nuevos segmentos de mercado.

Como vemos, la visión de Intel no solo se enfoca al gaming, es mucho más abierta. Como bien dice la patente, hay disponibles nuevos segmentos del mercado y solo han nombrado algunas de las muchas aplicaciones que se pueden dar. Hemos de tener en cuenta el tamaño de este SoC Cache (a modo de SRAM apilable) de lo que puede suponer en términos de eficiencia, energía, rendimiento y costes para cualquier CPU. Por tanto, es apasionante lo que se nos viene encima, y lo mejor es que estamos despegando con la tecnología de apilamiento vertical de chips.