Samsung reducirá el área de sus 2 nm en un 14,8%, ¿chips más baratos?

Samsung ha estado en problemas muy serios con sus nuevos nodos litográficos. Los coreanos llegaron primero a la tecnología de transistor GAA, pero debido a los problemas mencionados el rendimiento era realmente bajo. Los solucionaron, y al mismo tiempo que lo estaban haciendo los chicos de Samsung se pusieron a investigar cómo podrían introducir la tecnología BSPDN en sus futuros nodos. Ahora anuncian los resultados de la tesis, y los datos son realmente espectaculares, puesto que Samsung reducirá el área en un 14,8% para sus 2 nm.

Hace mes y medio Samsung dio una conferencia privada en el simposio VLSI 2023. En ella comentó algo que hasta ahora no sabíamos a ciencia cierta, y no es más que el resultado de la tesis de trabajo y estudio que estaba realizando con la tecnología BSPDN (Backside Power Delivery). Hoy se revela dicha charla, donde se muestra por primera vez los avances que tendrán los coreanos para enfrentar a Intel y TSMC en poco más de un año y medio.

El problema y la solución: se ha llegado al límite físico para la tecnología de transistores actual

Intel ya lo tiene listo para implementar en sus nuevos nodos Intel 20A e Intel 18A, TSMC está estudiándolo y ahora Samsung tiene sus primeros detalles listos, donde ya está comenzando con su implementación de BSPDN en los comentados 2 nm. ¿Qué es exactamente BSPDN? En resumen, es una nueva tecnología que busca mejorar los cuellos de botella existentes entre las señales y la alimentación de cada uno de los transistores.

Para ello se va a disponer de las celdas de distinta manera a lo habitual, puesto que el cableado interno de cada transistor se moverá a la parte posterior. ¿Por qué este cambio en todos los diseñadores?

Por problemas relacionados entre la miniaturización del transistor y la pérdida de energía con el sistema actual. Se ha llegado al límite, se necesita un cambio, porque cada electrón tiene que recorrer un número de capas cada vez mayor dentro de lo que se conoce como BEOL.

Esto se hace a través de cables o TSV, pero claro, se reduce el tamaño del transistor, y también se reducen los cables y las TSV en cada uno de ellos, por lo que cada vez es más difícil enviar el control al mismo y su energía, puesto que esta se va perdiendo.

Samsung implementará BSPDN en sus chips a 2 nm

Volviendo con Samsung, lo que tenemos es la primera tesis de los coreanos, donde se comparó la nueva técnica, propia de la compañía, BSPDN contra la actual FSPDN o Front Side Power Delivery Network. Los resultados han sido realmente prometedores para ser una primera interacción de esta nueva tecnología, puesto que con BSPDN Samsung ha conseguido reducir el área en una media de un 14,8%, lo cual es mucho, pero seamos un poco más específicos dentro de la poca cantidad de datos aportados.

Samsung diseñó dos circuitos Arm, donde según han comentado, en el primero se logró una reducción del 10,6%, mientras que en el segundo lograron aumentar la cifra al 19%. La media, obviamente, es ese 14,8%.

¿Qué supone esto? Pues que con un aumento del área de casi el 15%, que irá a más en las siguientes generaciones en al menos un dígito, Samsung podrá crear chips más pequeños, más densos para igual potencia, o en cambio, chips más grandes con mucho más rendimiento.

En el primer caso, se logrará un mejor ratio de chip por oblea a poco que el proceso litográfico esté afinado, bajando el coste medio por chip. En el segundo caso, se logrará impulsar el rendimiento a un coste igual o ligeramente superior, dando un salto tecnológico adelante. Indistintamente de los casos, parece que los coreanos también pueden superar a los taiwaneses de TSMC, y quizás, competir con Intel a partir de 2025.