TSMC mejora sus 2 nm: un +12% de rendimiento con un 15% menos de área

Al mismo tiempo que esperamos el despliegue de los chips fabricados bajo el nodo de 3 nm de TSMC y los de 5 nm se despliegan en el mercado, la fundición taiwanesa no puede estar quieta. Y es que en el Simposio de Tecnología de Europa, se han dado nuevos detalles de las mejoras en los nodos de 2 nm de TSMC. Las cuales son claves para mejorar rendimiento y área.

Con cada nuevo proceso de fabricación y como producto de la reducción de tamaño de los chips, con transistores cada vez más cercanos al tamaño atómico, aparecen nuevos desafíos y problemas a solucionar que son el quebradero de cabeza de los que diseñan los nuevos nodos de fabricación. Y se puede decir que las grandes fundiciones se están encontrando con un muro cada vez más difícil de escalar.

Así es como mejora el nodo de 2 nm de TSMC

Tres son las mejoras en los nodos de 2 nm de TSMC que se introducirán. En concreto lo harán en las variantes N2 y N2P que están pensadas para la creación de chips de alto rendimiento. Aunque TSMC también considera a día de hoy los chips de gama alta para móviles como HPC. En todo caso habrá que ver cuál de estos nodos son los escogidos por los diseñadores de chips para construir sus productos de cara al 2026 al 2027.

El primero cambio tiene que ver con una mejora en la capacitancia de los chips. Esto es importante por el hecho que es junto al voltaje y la velocidad de reloj uno de los elementos que definen cuanto consume cualquier parte de un chip, ya sea lógica, memoria o una interfaz de datos. Los otros dos cambios tienen que ver con mejoras de cara de disminuir la resistividad y que tienen que ver con cambios en la forma de diseñar la Power Delivery Network en aquellos diseños para el nodo N2 y N2P

Mejoras en capacitancia

La primera de las mejoras en los nodos de 2 nm de TSMC es el uso de un nuevo condensador del tipo metal-aislante-metal de superalto rendimiento, traducción de SHPMIM, sus siglas en inglés. Se trata de una mejora de su tecnología SHDIMM o metal-aislante-metal de alta densidad que habían usado hasta el momento. Su principal efecto es que cuadriplica respecto a la generación anterior la capacidad de almacenamiento de la carga eléctrica o capacitancia.

Este punto es clave para reducir, por un lado, el consumo energético a la misma velocidad de reloj en 25-30% o poderla aumentar en un 10-15%. Siempre y cuando se utilice un diseño totalmente simétrico, es decir, misma organización y cantidad de transistores.

Mejoras en el PDN para reducir la resistividad

De cara a reducir la resistividad, una de las mejoras en los nodos de 2 nm de TSMC tiene que ver con el  Power Delivery Network. Si hacemos un símil y pensamos que un chip es una casa, entonces el PDN sería la instalación eléctrica.  Pues bien, uno de los problemas que se hacen cada vez más grandes a medida que los transistores es la resistencia de hoja. Esta se refiere a la resistividad eléctrica de los materiales y TSMC se ha visto obligada a construir el RDL de los chips en cobre para sus nodos N2 y N2P en cobre en vez de aluminio como ha hecho hasta ahora. Para dejar claras las cosas, el RDL es la capa del chip donde van todas las interconexiones del chip.

No es el único cambio en el PDN que veremos en los chips fabricados bajo los nodos N2 y N2P de TSMC, sino que también vamos a ver la separación del RDL en dos partes, dado que hasta ahora tengo el envío de información como la red eléctrica del propio chip han estado combinados en una misma pieza, En cambio, a partir del nodo de 2 nm de TSMC estos irán totalmente separados.

Dicho cambio se dará el nodo N2P y lo que espera TSMC es un aumento del 10 % al 12 % en rendimiento y un aumento de la densidad del 10 % al 15 %. ¿Los chips que lo usaran? Pues CPU y GPU del tipo HPC. En todo caso deberemos esperar varios años en tener en nuestras manos los primeros chips construidos con dichos procesos de fabricación.