En un comunicado oficial, Intel ha mostrado los primeros datos
de PowerVia, la nueva tecnología PDN de la compañía que llevamos
tiempo tratando y nombrando, donde se espera un salto cuantitativo
en lo que respecta a la entrega de energía para los transistores
RibbonFET (GAA). Lo mostrado por Intel es solo el
adelanto de lo que está por llegar, puesto que la compañía ya ha
dicho que durante el VLSI mostrará muchos más datos. Los primeros
sorprenden, puesto que Intel PowerVia es un paso adelante
en frecuencia y voltaje.
Una nota de prensa bastante extensa que relata mucho, o casi
todo, de lo que hemos visto en poco más de un año y que vamos a
resumir brevemente para ir a los datos importantes. En primer
lugar, PowerVia llegará con el proceso litográfico Intel
20A en la primera mitad de 2024, siendo una tecnología
PDN (backside power delivery) pionera. Por lo
tanto, saber de primera mano cómo Intel la describe siempre es
interesante.
Intel PowerVia, el primer paso para recuperar la corona en
2025
Intel va por detrás de TSMC y AMD lo está aprovechando. Va
ligeramente por detrás en nodo, va por detrás en eficiencia, pero
también es cierto que, curiosamente, no está usando EUV en Intel 7,
nodo actual como tal. Por lo tanto, esta diferencia es realmente
determinante y pone de manifiesto que, aun así, no está lejos de
los taiwaneses, cosa que va a cambiar:
“PowerVia es un hito importante en nuestra estrategia agresiva
de 'cinco nodos en cuatro años' y en nuestro camino para lograr un
billón de transistores en un paquete en 2030. El uso de un nodo de
proceso de prueba y un chip de prueba también posterior nos
permitió eliminar el riesgo de backside power para nuestros nodos
de proceso líderes, colocando a Intel un nodo por delante de los
competidores en llevar la backside power delivery (PDN) al
mercado”.
–Ben Sell, vicepresidente de desarrollo tecnológico de Intel
Lo primero que debemos saber y que es relevante, no dicho hasta
hoy mismo, es que Intel para lograr PowerVia, su implementación de
PDN con su nombre, separó el desarrollo de esta del de los
transistores. Por lo tanto, PowerVia tuvo su propio nodo de prueba
exclusivo, interno, solo con el objetivo de depurar y garantizar su
funcionalidad.
Esto tiene mucha lógica si tenemos en cuenta los increíbles
cambios que va a suponer para los transistores. Intel afirma que
"después de la fabricación y las pruebas en un chip de testeo, se
confirmó que PowerVia brinda un uso notablemente eficiente de los
recursos del chip con una utilización de celdas superior al 90 % y
un gran escalado de transistores, lo que permite a los diseñadores
de chips lograr mejoras en el rendimiento y la eficiencia de sus
productos."
Un problema creciente en la industria de los chips
Y es que se ha llegado al límite del FinFET para todos los
diseñadores de transistores, no hay más margen para seguir
reduciendo su tamaño con la tecnología actual FinFET. Por ello,
cambiar a GAA requiere nuevas entregas de energía, que no tienen
por qué ser PDN, ya que dar el salto al mismo tiempo implica
cambios muy drásticos. De hecho, son tan drásticos que, como bien
ha dicho Intel, PowerVia se ha hecho con un nodo aparte, y luego se
adaptó a Intel 20A.
De hecho, el problema de la entrega de energía es muy serio,
tanto que actualmente genera un problema de cuello de botella en
las interconexiones. PowerVia lo soluciona de un plumazo
aprovechando el cambio a los transistores RibbonFET. Al juntar
ambas tecnologías, complementarias al 100% gracias a lo dicho,
Intel ha conseguido garantizar una nueva estructura de diseño para
ambos, algo todavía no visto en la industria y que esperamos poder
ver en el VLSI.
PowerVia: primeros datos de frecuencia y voltaje
No es algo teórico, hablamos de una tecnología lista, tanto en
el caso de RibbonFET como de PowerVia, son una realidad. Debido a
esto, Intel ha facilitado dos métricas interesantes que tienen un
detalle a tratar y saber: no corresponden a un transistor
RibbonFET, son métricas del nodo donde fue diseñado PowerVia.
Con esto aclarado, Intel afirma lo siguiente:
La prueba también aprovechó las reglas de diseño habilitadas por
la litografía EUV, que produjo resultados que incluyen una
utilización de celdas estándar de más del 90 % en grandes
áreas de la matriz, lo que permite una mayor densidad de
celdas, por tanto, se espera que reduzca los
costos.
La prueba también mostró una mejora de más del 30 % en
la caída del voltaje de la plataforma y un 6 % de
beneficio en la frecuencia. Intel también logró
características térmicas en el chip de prueba PowerVia en línea con
las densidades de potencia más altas que se esperan del escalado
lógico.
Es decir, se van a mantener más del 90% de las celdas, se van a
reducir con ello los costes de los chips, el voltaje caerá un 30%
(lo que permitirá mayores frecuencias a mismo voltaje) y la
frecuencia sube un 6% frente a FinFET sin PowerVia. Realmente es no
uno, sino dos pasos adelante que pone la guerra de los chips en un
punto muy interesante para el año que viene.
