El ser humano creará chips con transistores atómicos en 2036

No hay duda de que estamos ante un problema mayúsculo en la industria de los semiconductores. Los costes no paran de subir y la única manera de bajarlos de cara al usuario es reducir la escala nanométrica. Es decir, poder grabar en un chip transistores cada vez más pequeños, a mismo voltaje o inferior, sin comprometer la temperatura o el tamaño final del die. Por ello, Imec, el investigador más grande del mundo, ha dejado ver en el ITF World el futuro de los chips para el ser humano. Tendremos transistores atómicos en 2036.

Estamos enfrentando, como buenamente podemos, el entrar en escala atómica en algo tan complejo como un transistor. Si todo va bien, esta década, a finales, o quizás a principios de la que viene, tendremos chips con transistores atómicos, es decir, por debajo de 1 nanómetro, es decir, seremos capaces de crear un "interruptor" (transistor) de un tamaño de 0,000001 mm, es decir, una millonésima parte de un milímetro.

El ser humano ya atisba la era de los transistores atómicos

Será rondando el año 2036 según la propia Imec. Puede que se adelante, puede que se atrase, pero la media de la industria estará más o menos ahí. Hay que tener en cuenta que Intel, TSMC, Samsung e incluso ASML trabajan con y para Imec, por lo que estamos ante el coloso de los transistores, donde sus laboratorios marcan el paso a nivel mundial, como lo hace la propia ASML en escáneres.

Pues bien, tendremos ese 1 nm para dicho año, pero para seguir bajando la industria, con los actores arriba nombrados, tendrá que cambiar la lógica de los chips, dar un salto de gigante a lo que por primera vez a modo de presentación formal y roadmap se ha denominado como CMOS 2.0.

Es decir, hay que cambiar la forma de usar los tipos de transistores pMOS y nMOS (también llamados pFET y nFET) a unos más avanzados, pero no solo eso... Estamos en la era del Nanosheet o GAA, los cuales tiene ya Samsung en producción, pero de ahí pasaremos a FSFET, del cual sabemos realmente poco.

FSFET es el acrónimo de Forksheet Field Effect Transistor y es el siguiente paso a GAA. Lo que se va a conseguir aquí es un rendimiento de cada transistor del 10% aproximadamente gracias a reducir el espacio entre nMOS y pMOS. Para ello se reducirá la altura de cada celda y en hasta 4,3 veces las tracks (pistas).

El resultado será una reducción del área del 20%. El objetivo es mantener los transistores Nanosheet gracias a FSFET algo más de tiempo para poder terminar con el desarrollo de los CFET, sucesor director de estos.

Por lo tanto, pasamos de 2023 actual con GAA de primera generación hasta el año 2027 con FSFET, y de ahí hablamos de una segunda generación del mismo para terminar dándole la bienvenida a CFET en el 2031, si todo va bien, 2032 si hay retrasos.

Entre tanto, los nanómetros han evolucionado gracias a estos cambios en la estructura y forma de trabajar de los transistores, puesto que de los 3 nm actuales, siendo lo más puntero en estos momentos, vamos a pasar al Ángstrom, la siguiente unidad de medida. Ahora hay que tener en cuenta que 10 Ángstrom son 1 nanómetro (0,0000001 milímetro) aproximadamente (hay varios parámetros atómicos a tratar aquí, no es una escala perfecta).

La era Ángstrom llegará en solo 5 años

Esto no para, pero es que tampoco hay planes de que lo haga. En 2028 entraremos en el nanómetro, en 10 Ángstrom con el proceso A10, antes, en tres años o menos, tendremos 1,4 nm o A14, es cierto, pero el cambio de transistores lo marca 1 nm con FSFET. De ahí y como decíamos, el ser humano irá directo al transistor CFET, como muy tarde en 2032, y ya estaremos en A5 (0,5 nm).

¿Qué ocurrirá después? Pues solo hay proyección hasta 2036 con los transistores atómicos, que ya es mucho. En 2032, momento en el que estaremos a 0,5 nm como decíamos, se tendrá que dar el salto a la segunda generación de CFET en 2034, dos años más tarde, que reducirá el Metal Track a menos de 4 nm, pero mantendrá el Metal Pitch a 16 nm.

En ese momento, estaremos en A3 o 0,3 nanómetros, momento en el cual llega el siguiente muro. Y es que para pasar al A2 o 0,2 nm no tendremos que sumergir en algo que hoy vemos como ciencia ficción en películas como Quantummanía de Marvell: la escala atómica.

Transistores atómicos, el ser humano se acerca a la barrera cuántica

Será, como decíamos al principio del artículo, en 2036, con los transistores atómicos, donde necesitaremos la tercera generación de transistores CFET con un Metal Tracks inferior a 4 nm, con una reducción de Metal Pitch que posiblemente esté por debajo de los 16 nm. El resultado serán chips con transistores a 0,2 nm o A2, que incurrirá en el hecho de que tendremos que bajar a la escala atómica, es decir, transistores del tamaño de un átomo o inferior.

Como cada material de la tabla periódica tiene átomos de distinto tamaño, la industria de los semiconductores trata a la escala atómica comparativamente con el átomo del silicio, el cual está formado por 14 protones, 14 neutrones y 14 electrones, siendo estos muy estables en su órbita. Por ello, el número atómico del Silicio es 14 y su peso atómico está sobre los 28 g/mol.

A partir del año 2036, nos acercaremos al último muro que enfrentará el ser humano, la escala subatómica, el mundo cuántico en su magnitud, donde los transistores serán más pequeños que el átomo de silicio, algo de película sin duda. Pero visto el camino, ¿cómo se va a lograr en su complejidad?

El paradigma de CMOS 2.0

Vamos a dar por sentado que sabemos lo que es CMOS al completo, en mayor o menor medida, dentro de la familia de la lógica de un transistor, como el hecho de integrar distintos tipos en su haber y cómo se engloban estos.

Pues bien, CMOS 2.0, que será su sucesor, va a implicar cambios impresionantes que, en parte y salvando las distancias, estamos disfrutando ya hoy mismo. El paradigma es complejo, muy complejo y tenemos que irnos un poco atrás en el tiempo desde el día de hoy.

Hasta hace apenas dos años, la lógica y la SRAM eran partes complementarias como tal de un chip, donde la primera siempre ha sido más cara que la segunda. En la actualidad, las tornas se han girado. La SRAM, como las memorias caché, necesitan de una cantidad ingente de transistores para poder escalar en complejidad, por lo que también les cuesta escalar en velocidad, y reducir su área es un quebradero de cabeza en estos momentos para Intel y TSMC.

Ya lo tratamos en artículos específicos, pero solo quiero que te quedes con esa idea de mayor complejidad, mayor coste. Por lo tanto, la parte "barata" de un chip en 2023 es la lógica, y por eso, por ejemplo, hemos pasado a diseños MCM y a sacar las cachés fuera del die principal, y así será en el futuro con CMOS 2.0, aunque iremos más pasos adelante lógicamente.

¿Cuáles son esos pasos? Bueno, pues que tanto Intel como AMD como NVIDIA van a tener que desarrollar arquitecturas MCM 3D muy complejas. Imec afirma que para que el ser humano llegue al transistor atómico y se puedan crear chips con ellos el cambio en CMOS 2.0 será a través de Tiles más pequeñas, con cachés individuales, memorias divididas y otros elementos varios, como podrían ser controladores de RAM, iGPU, o I/O die, que tendrán que ser superpuestos en disposición 3D, unos encima de otros.

Llegaremos al límite del apilamiento 3D

Esto va a traer un problema más, y es que la frecuencia va a tener, por momentos, años o décadas, un estancamiento en mayor o menor medida. Aumentar la frecuencia como estamos volviendo a ver ahora tras años de parada en más o menos los 4 GHz de media, donde ya hemos alcanzado este año los 6 GHz, puede que en la próxima década no veamos subir esa frecuencia.

El mayor e incesante número de núcleos, la lógica de CMOS 2.0, el tope al consumo en vatios y las nuevas arquitecturas con distintas pipelines hará que, por momentos, la frecuencia se estanque, e incluso pueda bajar. Además, hay otro problema grave, muy grave de hecho, y no es más que la escalabilidad de la potencia por mayor número de unidades, núcleos o chips, según escalemos hacia abajo en nanométrica, frente al hecho de la potencia.

Es decir, más núcleos, más potencia, implementación 3D segmentada en partes de lógica y SRAM, pero... ¿Qué pasa con la interconexión? ¿Cómo vamos a interconectar todos los componentes nombrados? Y más importante ¿con qué velocidad? En este momento es un claro cuello de botella sin duda, en unos años no debe de serlo, pero lo que ha mostrado Imec es que la reducción de los transistores a escala atómica traerá muchos más problemas entre potencia y velocidad de interconexión, sobre todo con los distintos tipos de memoria, que siempre son el principal escollo para avanzar en rendimiento.

También han nombrado el problema de la temperatura, que también tratamos hace poco con los primeros bloques impresos en 3D, así que os remitimos a ese artículo para entender los límites actuales. Solo diremos aquí que Imec afirma que el tope máximo para los transistores debe de estar en menos de 100 vatios por centímetro cuadrado como densidad de potencia, lo cual es otro problema añadido si se supera dicho umbral.

La entrega de energía a cada tipo de transistor

Cada paso que hemos descrito tanto temporalmente como técnicamente en los transistores nos dará un problema y quebradero de cabeza en cuanto a la entrega de energía y la conmutación de cada transistor. No vamos a entrar en materiales utilizados, capas dentro de las obleas o máscaras de grabado, iremos al concepto general y simple, ya habrá tiempo de tratar cada paso que demos como especie hacia lo atómico en diversos artículos.

Reducir la escala nanométrica, es decir, hacer cada transistor más pequeño para meter en un chip miles de billones, e incluso trillones de ellos, tiene un problema, y no es más que la entrega de energía. La densidad está tratada ya hasta 2036 con los transistores A2 atómicos, pero ¿cómo le vamos a dar energía a un transistor tan ínfimo y con precisión para controlar su funcionamiento?

Pues con la reestructuración de los mismos transistores. El concepto al que vamos es complejo, pero el salto lo estamos dando ahora. Se requiere pasar de FinFET tradicional a GAA, y esto implica que la organización del transistor cambie por completo, y por eso nos está costando tanto. Para ello, una de las partes clave es el llamado BPD y BPDN.

Backside Power Delivery y Backside Power Delivery Networks (BSPDN)

Esta nueva organización interna de cada transistor no se hace para lograr un mayor rendimiento, esa es la consecuencia, el problema es la entrega de energía y ese es el motivo de todos los cambios que hemos descrito hasta ahora. El mejor ejemplo que podemos daros en la actualidad es PowerVia de Intel, así que lo ideal es que miréis el vídeo, aunque lo comentaremos brevemente.

La tecnología como tal para cualquier transistor GAA y posteriores es denominada Backside Power Delivery o BPD, donde luego cada diseñador o fabricante de chips le llamará de una manera, como hace Intel con PowerVia. El objetivo es cambiar la distribución del transistor de manera que se muevan los rieles de energía a la parte baja del mismo, más pegados al sustrato o interposer.

Los transistores quedan en medio de la lógica de las interconexiones y los rieles de energía, mejorando el BEOL, el rendimiento del transistor y el consumo de energía. Este cambio es ya una realidad, con sus diferentes variantes por supuesto, y se ha diseñado para los transistores GAA, pero ¿qué ocurre con FSFET? Pues que el BPD de esos transistores dividirá el transistor en tres etapas, ya que las Nanosheet están controladas por una estructura única bifurcada en 3 gates de control de la energía gracias a una pared dieléctrica entre los pMOS y los nMOS.

Los problemas del cambio en los transistores atómicos y su energía

¿Y CFET? ¿Cómo van a mejorar de nuevo la entrega de energía y su control? Pues tendremos que pasar antes a BSPDN, una evolución directa de Backside Power Delivery "Network", también llamada como Backside Power Supply Delivery Network, donde parte de las ventajas llegará por la apilación, por primera vez en la historia, de pMOS y nMOS, donde se ganará mucha área física y se podrá reorganizar mejor las Gates, logrando un control de la energía y el transistor mucho más eficiente.

Como vemos, el futuro pasa por muchas etapas, todas son necesarias, todas tienen que llevarse adelante y no se entiende una reducción nanométrica sin control de energía, reorganización interna y mucho más, que ya trataremos en artículos anexos.