AMD avanza como serán las CPU del futuro: memoria apilada encima de los Cores
El ISSCC 2023 sigue dando sus coletazos y de nuevo le toca a AMD avanzar lo que serán las CPU del futuro. Actualmente ya nos enfrentamos a soluciones complejas en PC y servidor, donde el espacio físico requiere mayor área para poder albergar todos los núcleos y la lógica de los chiplets en AMD. Esto implica que hay que reinventarse para poder seguir escalando en potencia, número de transistores por milímetro cuadrado y sobre todo, hay que mejorar en eficiencia y consumo. Por ello, Lisa Su ha mostrado el enfoque de AMD para las CPU del futuro: memoria apilada verticalmente encima de los Cores.
No es un concepto nuevo, ni mucho menos. Intel ya lo presentó hace años con Foveros 3D Packaging y ahora AMD ha visto la oportunidad para hacer lo propio y a su manera. Lo que vamos a ver es el primer paso para llegar a la Zettaescale, donde ya los rojos estiman que en apenas 12 años los 500 primeros servidores del mundo consumirán lo mismo que una planta nuclear pequeña.
AMD y las CPU del futuro: apilación de memoria en Cores
La Ley de Moore está muerta según el concepto que se tenga de escalabilidad de hoy en día. Ni que decir tiene que las arquitecturas MCM lo han cambiado todo y ahora para cumplir con la duplicación de transistores en un procesador se va a requerir algo más, algo que lo complicará todo sobremanera.
El principal problema es que la ralentización de los nuevos nodos ha cambiado la estrategia de los fabricantes de chips, sobre todo de IBM, Intel y AMD (NVIDIA aquí va con retraso). Si quieres incluir más transistores en el mismo espacio tienes dos opciones a mismo nodo: expandirte a lo ancho o a lo alto.
Si nos hemos dado cuenta, los sockets y CPU son cada vez más grandes y gran parte de ese espacio se reserva al interposer, a la lógica que interconecta las matrices y los dies. Por lo tanto, se está llegando al límite de la rentabilidad y del espacio físico, tanto para PC como para servidor. Queda entonces expandirse a lo alto, y aquí es donde está el juego del futuro: aumentar la altura apilando distintos dies.
Pero no solo serán núcleos los que se apilen verticalmente, sino que también pueden ser otros chips lógicos, como las memorias HBM, y por ahí está AMD trabajando exactamente.
AMD 3D Hybrid Bond, el siguiente paso para los chips
El objetivo es reducir el espacio físico, reducir la latencia, aumentar el rendimiento y ancho de banda, pero sobre todo y por encima de todo, mejorar la eficiencia en pJ/bit. Por ello, AMD no solo plantea agregar HBM con un interposer para el Cluster Compute (CD), algo que lleva haciendo ya varios años con la tecnología de TSMC 2.5D, sino que le requerirá el enfoque híbrido con 3D, algo que ya vimos en otros artículos que tienen listo con empresas del sector en un trabajo conjunto que ahora AMD llama 3D Hybrid Bond (Enlace Híbrido 3D).
Entendemos que es su concepto llevado al diseño de chips. El primer objetivo, como hemos comentado, es la eficiencia. Sin eficiencia no puedes escalar en rendimiento por mucho espacio físico que tengas, independientemente de si es vertical u horizontal, nada importa si no consigues reducir la energía que consumen tus chips.
Por ello, 3D Hybrid Bond logrará mover los datos de forma más rápida y mucho más eficientemente. De hecho, AMD ya tiene un primer dato clave: una reducción en el acceso energético a los datos del 85%. Es decir, con esta nueva tecnología de apilamiento vertical de matrices acceder a los datos o moverlos costará un 85% menos de energía, un salto de décadas realmente.
Distintos tipos de packaging en una misma CPU
El concepto es fácil de entender, pero todo se complica cuando vemos el diagrama de lo que será una CPU en el futuro próximo. Lo primero que debemos entender es que tendremos unidades ópticas de conexión interna, lo que AMD llama transceptores ópticos. Estos son los encargados de conectar la CPU con otras unidades de alta velocidad, pudiendo reducir la latencia y la energía requerida, todo mediante interfaz UCIe chip a chip.
Tendremos núcleos heterogéneos como ahora, pero empaquetados en distintos dies que irán unidos a distintos tipos de memoria. Estos al mismo tiempo tendrán aceleradores específicos, seguramente de IA, donde todo lo dicho tendrá distintos packaging para unirse. Aquí se trabajará con tecnologías 2D, 2.5D y 3D en distintos interposer. Por lo tanto, la complejidad aumentará exponencialmente, porque ya no es solo conectar lógicamente distintos dies como pasa ahora, sino que la actual 3D V-Cache es solo el primer paso para ver un número de capas verticales sin precedentes.
Para que nos hagamos una idea y dado que Intel va más avanzado en esto de la interconexión vertical, lo más avanzado que tienen por ahora son 4 capas: dos de DRAM, un sustrato con CPU y GPU y un piso inferior que tendrá la caché y los I/O, todos con sus diferentes interposer que tendrán que ser conectados.
El enfoque de AMD no parece ser tan complejo en forma, pero sí en capas. Da la impresión que todo lo vertical serán capas de memoria unidas por TSV, mientras que la capa inferior tendrá todos los elementos lógicos: CPU en chiplets, cachés, GPU, I/O etc... Veremos en menos de 12 años dónde queda finalmente esto, pero si miramos atrás esos 12 años... A día de hoy ni nos imaginaríamos tener apilamiento vertical como tecnología para gaming y servidores, imaginad lo que está por venir con AMD 3D Hybrid Bond e Intel Foveros 3D.