Los problemas de TSMC y la SRAM, ¿por esto se fue NVIDIA con Samsung?
Un informe de Wikichip deja ver los problemas que está enfrentando TSMC con su nuevo y más revolucionario nodo hasta la fecha, sus 3 nm, con una parte crucial del mismo: la SRAM. Aunque ya adelantamos hace más de un mes que las GPU y CPU iban a subir sus precios por los costes de las obleas en sí mismas, ahora tenemos nueva información que hace comprensible la estrategia de Intel, AMD y NVIDIA con TSMC, puesto que los precios de los productos fabricados a 3 nm van a subir más que si los fabrica Intel o Samsung, y todo por culpa de la escalabilidad de la SRAM y el N3.
Como seguro sabes, cualquier chip actual, pasado y futuro se divide arquitectónicamente en cuanto a diseño en "lógica" y "SRAM". La primera implica diseño de transistores y otros elementos anexos, mientras que la segunda hace referencia entre otros tipos de memoria a las cachés. Pues bien, los 3 nm de TSMC van a suponer un problema en esta última hasta el punto de que las empresas que trabajen para productos de alto rendimiento con los de Taiwán han tenido que tomar cartas en el asunto.
TSMC N3 y la SRAM: los 3 nm son un problema
No es que esto afecte solo a TSMC, lo hace también en Intel y Samsung, pero a diferencia del primero los segundos siguen escalando a un ritmo "decente", mientras que los taiwaneses se acaban de enfrentar a un muro que les va a costar mucho solventar, y nos explicamos.
A cada salto litográfico los transistores en su lógica se reducen, es decir, su escala a nivel de chip aumenta, o lo que es igual, es el mismo espacio físico, en la misma área, los fabricantes incluyen más transistores por milímetro cuadrado. Es la base del avance, donde se necesita además de esto escalar en dos facetas anexas: energía y SRAM.
La primera presenta ventajas todavía, la segunda va a menos, muy a menos de hecho. Wikichip muestra un gráfico muy claro con un ejemplo basado en 10 mil millones de transistores, donde reparte el pastel con un 60% del nodo en lógica y un 40% en SRAM.
A 45 nm la SRAM ocuparía un 17,6% del tamaño del chip, a 5 nm ya ocupa un 22,5% y en el nuevo N3 a 3 nm representa un 28,6%. Es simple de comprender, pero, ¿cuál es el problema? En realidad son dos y bastante graves.
El precio de las GPU y CPU se va a disparar en AMD
Como decimos, son dos los problemas. El primero es que ocupar más espacio por chip con SRAM implica menor espacio a misma área para los transistores lógicos. El segundo es el que coste por chip se va a disparar, literalmente, porque la SRAM es la parte más cara y con diferencia.
Mientras que Intel y Samsung siguen escalando en SRAM (Intel 4 se va a 0,024 MiB/mm2 y Samsung con sus 3 nm GAA se estima que están sobre los 0,022 MiB/mm2) TSMC con su nodo original N3 solo escaló desde los 0,021 a los 0,0199, pero es que además la versión de alto rendimiento de este nodo representará un salto del 0%, ya que vuelve a subir a 0,021 MiB/mm2.
¿Qué significa esto? Pues que todo lo que sea fabricado con ese nodo supondrá chips de mayor tamaño para incluir más transistores y enfrentar a la competencia en este apartado, lo que supone menos chips útiles por oblea, ergo más caros, pero además, como la SRAM no escala al nivel de la lógica, supone igualmente un sobreprecio que sus rivales no pagarán.
Por ello, y sabedores de esto por adelantado, AMD ha separado la caché en sus procesadores y tarjetas gráficas en chips individuales, NVIDIA habría dado el salto a Samsung e Intel habría implementado su tecnología Foveros 3D sin contar en Meteor Lake con chips a 3 nm de TSMC, optando por los 5 nm. Igualmente, AMD está más afectada aquí, puesto que NVIDIA se va, Intel integrará la caché como una Tile externa en el futuro para Lunar Lake y AMD tiene que lidiar con su L0 y L1 en GPU, L0, L1, L2 y parte de la L3 en sus CPU sí o sí con los taiwaneses.
Esto representa un problema de costes pese a que la estrategia de externalizar parte de esta SRAM es correcta, siendo la empresa más afectada del sector por los problemas de TSMC, puesto que el resto de empresas para IA o con CPU ARM puede permitirse usar FinFlex combinando distintos tipos de transitores FinFET, pero es una mejora marginal en SRAM. Dicho esto, TSMC afirma que con el N3S de alta densidad podrá reducir el tamaño de las celdas de SRAM, pero esto será para mediados o finales de 2024, quizás muy tarde para AMD.