AMD confirma que las RX 7000 no son PCIe 5.0 y desvela más datos clave

Las AMD RX 7000 han dado un vuelco al mercado nada más ser presentadas. La arquitectura de los de Lisa Su es mucho más avanzada que la que implementa NVIDIA en sus RTX 40, y aunque quizás no puedan arrebatarle el trono a la RTX 4090, la realidad es que compiten donde tienen que competir: en un ratio precio/vatio/rendimiento mucho mejor que las opciones del equipo verde. Para echar más leña al fuego, el equipo rojo ha dejado que se filtre el diagrama de bloque de Navi 31, confirmando que todas las RX 7000 son PCIe 4.0.

Teníamos hasta ahora bocetos de cómo se construiría el chip de gama más alta de AMD, así que tener por fin una confirmación de cómo es realmente es muy interesante. Además, el diagrama no viene solo, sino que AMD ha mostrado datos clave de la arquitectura que no reveló en la presentación, los cuales vamos a tratar brevemente.

AMD RX 7000, PCIe 4.0, diagrama de bloques y datos clave

AMD-Navi-31-RX-7000-diagrama-de-bloques

Como podemos ver, el diagrama es algo totalmente nuevo frente a lo que había mostrado AMD hasta la fecha con sus anteriores arquitecturas, y es que como bien indican, estamos ante una arquitectura Disruptiva. Como ya hicimos un artículo dedicado a RDNA 3, el cual actualizaremos con más datos filtrados en breve, vamos con las principales novedades que podemos ver en este diagrama de bloques de las RX 7000 y Navi 31.

Empezamos con el sistema de cachés, puesto que la bajada de los 128 MB de Infinity Cache de RDNA 2 frente a los 96 MB de RDNA 3 se explican, como apuntábamos en el citado artículo, mediante un incremento de la L2 de 3 MB a 6 MB. Aunque lo intuíamos, no podíamos confirmarlo, pero ahora sabemos que la L0 y la L1 también tienen importantes mejoras en tamaño, puesto que la primera ahora es un 240% mayor, mientras que la segunda aumenta un impresionante 300%.

Lógicamente, AMD ha realizado este paso (caro en términos de área y costes de grabado) porque el Front-End tiene importantes mejoras, la mayor desde el punto de vista de las Dual SP por CU.

Avances importantes en CP, Motor de geometría y el pixel pipeline

Pipeline-RDNA-AMD

La utilización de dobles unidades dentro del CPU es sin duda un paso atrás y tres hacia delante como ya explicamos hace 3 días. Lo que implica cambios relevantes en motores y primitivas. Las llamadas Mutil Draw Indirect Accelerator o MDIA, son el mejor ejemplo de ello, puesto que ahora las Draws a base de primitivas pueden ser almacenadas en búferes indirectos desde varios puntos, pudiendo recuperarse más tarde.

Lógicamente, estas Draws se almacenarán en uno de los dos primeros niveles de caché, dejando una reducción del tiempo de la pipeline y la latencia por el camino, lo que incrementa el rendimiento y sobre todo, optimiza el trabajo.

En la imagen superior vemos cómo funciona RDNA 1 en sus tres tipos de Pipeline para terminar cada Pixel. Ahora en el motor de geometría tenemos el MDIA y el ensamblaje de las primitivas puede reordenarse en tiempo real, como veremos más adelante.

De hecho, para aumentar el rendimiento en este punto y aprovechar el MDIA AMD ha aumentado el rendimiento por clock a 12 primitivas, es decir, se ejecutan un 50% más por ciclo de reloj que en RDNA 2. Por ello, AMD ha multiplicado el hardware para primitivas y vertex, logrando los siguientes puntos dentro de la Pixel Pipeline:

  • 6 primitivas rasterizadas por clock, un aumento del 50% frente a RDNA 2
  • 192 píxeles por clock, otro aumento del 50%.
  • Exportaciones mediante Random Order Opaque.
  • Pixel Wait Sync.

Las dos primeras se explican por sí solas, pero en cuanto a las exportaciones del ROO, hay que decir que básicamente es una técnica que en cuanto a área total del chip produce un ahorro físico en el mismo. ¿Por qué se consigue esto? Porque obliga a la arquitectura a optimizarse para que los shaders puedan trabajar Out-of-Order, de ahí también la mejora en los Dual SP que ya vimos para FP y Enteros.

AMD-RDNA-3-Dual-Issue-Stream-Processors

Esto quiere decir que en la pipeline las primitivas pueden ser reordenadas mediante un búfer específico y en el caso de RDNA 3 implica recibir y ejecutar operaciones sin importar el orden, pudiéndose exportar en cualquier momento, reemplazando con ello a otras unidades específicas como los SKID Buffer.

De ahí la última parte con Pixel Wait Sync. No sabemos todavía exactamente cómo funciona, pero parece que es una manera de llamar a la organización del Pixel Pipeline tras la exportación comentada, de manera que todo se sincronice para terminar ofreciendo el Pixel totalmente trabajado por el Shader.

Como vemos, los cambios son realmente interesantes e importantes, hay mejoras interesantes, algunas de gran calado y caras de implementar como las cachés y su mayor tamaño. Pero en general, lo que podemos ver es un cambio muy importante en el Front-End, algo necesario para los Dual Compute. En cualquier caso, y como punto final, las RX 7000 son PCIe 4.0, puesto que no se necesita más, por un lado, pero hacerlas compatibles con PCIe 5.0 hubiese sido un gasto importante al incluir el PHY más caro disponible, sin necesidad ninguna como se podrá ver en su rendimiento.