Intel: «Tendremos 1 billón de transistores en un chip para 2030»

En la conferencia Hot Chip 34 el CEO de Intel, Pat Gelsinger, deslizó unas declaraciones muy interesantes acerca de la densidad de los transistores por chip y además dio una fecha más o menos exacta que a día de hoy parece imposible de alcanzar. Concretamente, Intel habló de 1 billón de transistores en apenas 10 años, pero no se comentó nada de cómo se conseguiría y sobre todo, del precio al que tendría que someterse cada chip.

Lanzar una premonición es muy típico de los CEO de las empresas para generar expectación, pero en el caos de Intel la afirmación arriba descrita tiene un sentido y algunos entresijos de los que no se habló y que van a dictaminar el futuro.

Intel, 1 billón de transistores y los chips, ¿es posible para 2030?

Contando que al momento de escribir este artículo estamos en octubre de 2022 y por ello casi vísperas de 2023, hablamos concretamente de algo más de 7 años para que se cumpla lo dicho por Pat Gelsinger.

Para completar sus declaraciones dijo al público allí presente lo siguiente:

"En este momento, tenemos alrededor de 100 mil millones de transistores por chip, pero esperamos llegar a 1 billón en 10 años, de cara a 2030. Quiero lograrlo"

No esgrimió motivos, pero los sabemos y los vamos a comentar brevemente porque ya los hemos detallado en el pasado, solo que hay un matiz importante que ya está delimitando todo. En primer lugar, y por supuesto, Intel pasará a los transistores RibbonFET con estructura GAA y con ello se ganará una gran cantidad de densidad por mm2 como ha logrado ya Samsung.

Este nuevo tipo de transistor llegará con el proceso litográfico Intel 20A (finales de 2024), entrando de lleno en la era Angstrom y debido a todo ello se reducirán medidas clave en los transistores como los famosos Pitch Gate y los Gate Stack gracias al uso de nuevos materiales empleados.

Intel PowerVia, un paso necesario

Como ya hemos desgranado en el pasado la tecnología PowerVia no nos pararemos mucho, porque lo interesante está más adelante. PowerVia es un nuevo esquema de entrega de energía mediante Back End que viene para terminar con el cuello de botella y las pérdidas y fugas que se dan en las interconexiones de los transistores con los enrutamientos y capas de los chips.

Los procesadores actuales se graban con varias capas, donde los transistores están en una inferior y las conexiones de energía están encima, lo que dificulta el reducir el espacio entre ellos y crea inferencias o problemas de alimentación varios.

PowerVia lo hace justo al revés, situando los transistores encima y las conexiones en una capa con cables de alimentación, todo mediante unas TSV que, según Intel, son 500 veces más pequeñas que las actuales más punteras.

Entonces y habiendo resumido todo esto, ¿cómo van a hacer para lograr meter en un chip la friolera de 1 billón de transistores en tan pocos años de evolución. La respuesta la dejó caer Gelsinger, pero vamos a desgranarla.

Litografía EUV High-NA, así se gestará el logro, pero... ¿A qué precio?

Y es que esa es precisamente la pregunta. Curiosamente no se pone en duda la cifra rimbombante, desde la industria se ha hablado en alguna ocasión de números cercanos, así que no solamente Intel lo ve posible, el caso es que todo apunta hacia ASML, sus escáneres y sobre todo, los precios.

Pat Gelsinger lo tiene así de claro al respecto:

"La litografía EUV High-NA nos mantendrá en el buen camino durante la próxima década"

Intel está tan seguro de esto porque tiene ya pagados varios escáneres ASML High-NA y serán los primeros en recibirlos, aunque esto será el año que viene. El problema son los costes asociados a estos escáneres y el coste de las obleas que se necesitan para la nueva longitud de onda.

En concreto, el llamado EUV High-NA consume más energía, mucha más por escáner, donde según el CTO de ASML pasamos de 1,5 megavatios a 2 megavatios, es decir, un 33% más de energía para grabar el mismo número de obleas por hora.

La razón principal obviamente es que la fuente de luz es más precisa y tiene un consumo más alto, pero hay otras técnicas novedosas a nivel mundial como el alambre de cobre que es enfriado por agua para mejorar el alineamiento del haz. ¿Por qué se necesita esto? La respuesta también la ofrece el CTO de ASML, y es que el problema no es solamente alinear el haz, esto es una solución al problema real, que no es más que mejorar la metrología de las ópticas.

Con los escáneres EUV High-NA, ASML ha tenido que recurrir a espejos dos veces más grandes según afirma su CTO, y esto implica que mantener su planitud es altamente complicado, el doble de superficie, el doble de problemas para mantenerse dentro de, ojo, 20 picómetros de GAP. Es decir, ASML intenta conseguir espejos tan lisos que en ninguna parte de ellos haya más de 20 picómetros en el cristal, ya que así pueden concentrar mejor el haz de luz.

Por lo tanto, y visto lo visto, el valor de los escáneres ASML para High-EUV se estima entre los 320 millones por unidad a los 400 millones en las versiones de mayor rendimiento de obleas por hora. Si tenemos en cuenta que los escáneres EUV actuales valen 150 millones por unidad y encima producen más obleas por hora... Pues tenemos un problema de costes muy grande.

El coste de las obleas y su complejidad, ¿puede Intel meter 1 millón de transistores?

Si el coste del escáner ya es de locos, duplicando ampliamente lo que cuesta uno actual, las obleas siguen un camino muy similar. Con EUV todo es maravilloso de cara al marketing, pero está presentando desafíos que los escáneres solos no pueden salvar.

Aquí entran las máscaras y las obleas en sí mismas, puesto que con EUV se entregan más menos fotones en el haz de luz, pero tienen mucha más energía. En concreto, obtienen 10 veces más energía que el proceso de grabado DUV tradicional por inmersión en agua, lo que supone que cuando concretas el haz es muy complicado grabar en una capa de la oblea sin afectar a otras capas.

Cuando aplicas High-NA se estima que bajamos de los 13,5 nm que tienen los fotones de la luz aplicada y esto implica que habrá interacciones con capas inferiores y además, se crea más contraste entre las capas expuestas y no expuestas.

La solución a esto pasa por crear obleas con la llamada Resistencia Seca de Lam, que no es más que un tipo de material que absorbe más fotones, pero al mismo tiempo se tiene que conseguir que la intensidad de la exposición del haz de luz sea la indicada, no puede ser ni mayor ni menor. Si no se usa un filtro del tamaño perfecto se dan incompatibilidades entre las capas y esto provoca defectos en la oblea, así que como podemos observar, ni es sencillo de conseguir, ni mucho menos barato.

El nivel de tecnología para grabar una oblea, las máscaras y filtros que van a ser necesarios va a incrementar significativamente el precio de cada chip una vez creado, unido al sobreprecio de los escáneres, tenemos un escenario muy parecido al que comentó Jensen Huang sobre este tema, donde dijo que la Ley de Moore estaba muerta en cuanto a desarrollo, densidad y precio de los chips.

Puede que no le falte nada de razón, así que quizás en 2024 tengamos precios todavía más altos tanto en tarjetas gráficas como en procesadores, pero sí, Intel podrá meter 1 billón de transistores en cada uno de ellos, que al final parece más importante que ofrecer un producto de alto rendimiento a un coste que el usuario pueda asumir y esté dispuesto a hacerlo.