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Google aprovecha la IA para desarrollar aceleradores de hardware más rápidos y pequeños

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Los investigadores de Google y los académicos de la Universidad de Berkeley afirmaron haber ideado una forma de utilizar la Inteligencia Artificial para diseñar chips más rápidos y pequeños que aceleren la Inteligencia Artificial (IA).

En una nota publicada el jueves, los investigadores afirmaron que han desarrollado un método de aprendizaje profundo denominado PRIME, que genera arquitecturas de chips de inteligencia artificial a partir de planos existentes y cifras de rendimiento. Afirman que su enfoque puede producir diseños que tienen menor latencia y requieren menos espacio que el acelerador EdgeTPU de Google y otros diseños realizados con herramientas tradicionales.

Además de permitir diseños más rápidos y eficientes, el método PRIME es importante porque el diseño tradicional de chips basado en la simulación puede ser lento y costoso desde el punto de vista informático, según los investigadores. Además, el diseño de chips mediante software de simulación puede dar lugar a planos "inviables" cuando se trata de optimizar ciertos aspectos, como el bajo consumo de energía o la baja latencia.

Google Cloud TPU 3.0

El equipo afirmó que los diseños de chips realizados a la manera de PRIME tenían hasta un 50 por ciento menos de latencia

que los creados con métodos basados en la simulación, y el enfoque de aprendizaje profundo también redujo la cantidad de tiempo para generar dichos planos en hasta en un 99 por ciento.

Los investigadores compararon los diseños de chips generados por PRIME con los EdgeTPU producidos por simulación en nueve aplicaciones de IA, que incluían los modelos de clasificación de imágenes MobileNetV2 y MobileNetEdge. Lo más importante es que los diseños PRIME se optimizaron para cada aplicación.

Según los investigadores, los diseños de chip PRIME mejoraron la latencia en 2,7 veces y redujeron el uso de la superficie de la matriz en 1,5 veces. Esta última parte sorprendió a los expertos porque no entrenaron a PRIME para reducir el tamaño de la matriz, lo que puede abaratar los chips y reducir el consumo de energía. En algunos modelos, las mejoras de latencia y área de la matriz fueron incluso mayores.

Conclusión

La eficacia de PRIME pone de manifiesto el potencial de utilización de los datos registrados fuera de línea en un proceso de diseño de aceleradores. Una posible vía de trabajo para el futuro es la ampliación de este enfoque a toda una serie de aplicaciones, donde esperamos ver mayores beneficios porque los enfoques basados en simuladores tendrían que resolver un problema de optimización complejo, similar a la búsqueda de una aguja en un pajar, mientras que PRIME puede beneficiarse de la generalización del modelo sustituto.

Por otra parte, también observamos que PRIME supera a los métodos anteriores basados en simuladores que utilizamos y esto lo convierte en un candidato prometedor para ser utilizado dentro de un método basado en simuladores. En términos más generales, el entrenamiento de un algoritmo de optimización fuerte fuera de línea en conjuntos de datos fuera de línea de diseños de bajo rendimiento puede ser un ingrediente muy eficaz para, como mínimo, poner en marcha el diseño de hardware, en lugar de desechar los datos anteriores.

Por último, dada la generalidad de PRIME, esperamos utilizarlo para el codiseño de hardware y software, que presenta un gran espacio de búsqueda pero muchas oportunidades de generalización. También hemos publicado el código para el entrenamiento de PRIME y el conjunto de datos de los aceleradores.

Borja Rodríguez

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