Cadence ya ofrece el primer chip PCI-Express 6.0 para Early Adopters
Si ayer llegaba al mercado la primera plataforma compatible con la interfaz PCI-Express 5.0 (Alder Lake), un día más tarde Cadence presentó los primeros chips del mercado que dan acceso a la implementación de la Interfaz PCI-Express 6.0 a los early adopters para comenzar a trabajar en sus propios productos que deberían llegar entre el año 2022 y 2023. Esto también tiene lugar apenas una semana después de que la asociación PCI SIG publicara el borrador final de las especificaciones de PCIe 6.0.
"Los primeros en adoptarla ya han empezado a explorar con la nueva especificación PCIe 6.0, y estamos deseando ver cómo consiguen resultados positivos con las tecnologías de TSMC y Cadence", dijo Sanjive Agarwala, vicepresidente corporativo y director general del Grupo IP de Cadence en un comunicado.
La IP PCI-Express 6.0 de Cadence se compone de un controlador y una PHY (interfaz física) basada en DSP. El controlador cuenta con una arquitectura de procesamiento multipaquete que admite una ruta de datos de hasta 1024 bits de ancho en configuración x16, así como todas las características clave de PCIe 6.0, como una velocidad de transferencia de datos de hasta 64 GT/s (en ambas direcciones), señalización de amplitud de pulso con cuatro niveles (PAM4), corrección de errores de avance (FEC) de baja latencia, modo FLIT y estado de energía L0p.
La IP está diseñada para el proceso de fabricación 5N (5nm) de TSMC y está disponible para los desarrolladores de varios aceleradores de IA/ML/HPC, procesadores gráficos, controladores de SSD y otros ASICs con gran demanda de ancho de banda que necesiten añadir soporte para PCIe 6.0 lo antes posible.
Junto con el paquete IP, Cadence también ofrece un chip de prueba de PCIe 6.0 implementado con N5 y destinado a probar la integridad de la señal y el rendimiento de las implementaciones de PCIe 6.0 a todas las velocidades de datos.
vía: Tom's Hardware
