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Tenemos nuevos detalles de las CPUs AMD 6000 con memoria 3D V-Cache

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 Yuzo Fukuzaki, miembro sénior de tecnología en TechInsights, arrojó más luz sobre la futura tecnología que estrenará los procesadores AMD Ryzen 6000. Hablamos de la memoria caché vertical en 3D, más conocida como 3D V-Cache.

Fue durante la Computex de este año donde AMD anunció que estábamos ante una memoria de caché de último nivel de 64 MB de capacidad apilada sobre un CCD, que mejora significativamente el rendimiento. Según las pruebas de la compañía, un AMD Ryzen 9 5900X en forma de muestra de ingeniería, con esta tecnología, ejecutando el juego Gears 5, ofrecía una mejora de rendimiento de hasta un 12% gracias al aumento del tamaño de la caché. De media, AMD afirma que el rendimiento aumenta hasta un 15% con el diseño de 3D V-Cache.

El AMD Ryzen 9 5900X, que con esta tecnología alcanzaba un total de 96 MB de memoria L3 SRAM (vs 64 MB), parece poca cosa ante un Ryzen 9 5950X que podría alcanzar los 192 MB de caché L3. AMD afirmó que este enfoque de enlace híbrido permite una densidad de interconexión más de 200 veces superior con una eficiencia global 3 veces superior (ancho de banda de 2 TB/s entre el chip y la caché).

Ahora Yuzo Fukuzaki arroja luz sobre la posición más plausible de la 3D V-Cache en la jerarquía de la caché del procesador

. Al parecer, amplía la caché L3 del CCD, y no sirve como caché "L4". De este modo, la configuración de la caché sigue siendo transparente para el sistema operativo, que la ve como un bloque contiguo de 96 MB de caché L3 (por CCD).

El die de la caché 3DV es un chip SRAM fabricado en el mismo proceso de 7nm que el CCD "Zen3". Mide 6 x 6 mm (36 mm²) y está situado sobre la región del CCD que suele tener la SRAM L3 de 32 MB. Fukuzaki calcula que unos 23.000 TSV (vías de paso de silicio), de unos 17 µm cada uno, conectan el troquel de la caché 3DV con el CCD principal.

El proceso de instalación del apilamiento utiliza una tecnología denominada vías "a través del silicio", o TSV, que une la segunda capa de la SRAM al chip mediante una unión híbrida. El uso de cobre para los TSV en lugar de la soldadura habitual permite una mayor eficiencia térmica y un mayor ancho de banda. Esto sustituye al uso de soldadura para conectar los dos chips entre sí.

"Para hacer frente al problema de #memory_wall, el diseño de la memoria caché es importante. Por favor, tome el gráfico en la imagen adjunta, la tendencia de la densidad de caché sobre los nodos de proceso. En el mejor momento por razones económicas, la integración de la memoria 3D en la lógica puede contribuir a tener un mayor rendimiento. Los chips #IBM #Power tienen una gran cantidad de caché y una fuerte tendencia. Pueden hacerlo gracias a la CPU de servidor de gama alta. Con la integración de CPUs #Chiplet iniciada por AMD, pueden utilizar el #KGD (Known Good Die) para deshacerse de la preocupación por el bajo rendimiento de las matrices monolíticas a gran escala. Esta innovación se espera para 2022 en #IRDS (International Roadmap Devices and Systems) Más Moore y AMD lo harán."

vía: TechPowerUp

Borja Rodríguez

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