La microarquitectura AMD Zen4 soportaría las instrucciones AVX3-512

Gracias a los procesadores AMD EPYC GENOA, destinados a servidores, se ha filtrado más información en torno a la próxima microarquitectura de AMD, Zen4, y es que al menos en estos procesadores se dará soporte al set de instrucciones AVX3-512 además de BFloat16 y "otras instrucciones ISA".

Con el soporte de la instrucción AVX-512 se elimina así de un plumazo el único punto fuerte de los procesadores Intel Xeon, los cuales siempre son analizados en benchmarks que aprovechan dicha instrucción para inflar las ventajas de rendimiento respecto a su rival. Si esta filtración es correcta, ya se acabaron las diapositivas con benchmarks escogidos a dedo para mostrar una ventaja irreal.

Hay que recordar que en el día de ayer se volví a indicar que estos procesadores llegarán con una configuración de hasta 96 núcleos y 192 hilos de procesamiento acompañados de una configuración de memoria dodeca(12)-channel, que en este caso la información se amplía indicando que soportará de forma nativa la memoria RAM DDR5 @ 5200 MHz haciendo uso del socket SP5 (LGA-6096), acceso a un máximo de 128 líneas PCI-Express 5.0 (160 para configuraciones Dual CPU), y el modelo tope de gama de 96 núcleos tendría un TDP de 320W (cTDP de 400W).

Por otro lado, se indica que el tamaño del socket es de 72 x 75,4 mm, y este gran aumento está ligado al incremento del número de núcleos en forma de un diseño chiplet con 12 dies (CCD) con 8 núcleos cada uno.

vía: @patrickschur_ / Videocardz